[發明專利]移位分頻器電路

無效

• 申請號: 201410120698.0
• 申請日: 2014-03-27
• 公開（公告）號: CN103905035A
• 公開（公告）日: 2014-07-02
• 發明（設計）人: 張國
• 申請（專利權）人: 四川和芯微電子股份有限公司
• 主分類號: H03K23/54
• 分類號: H03K23/54
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及數字IC技術領域，更具體地涉及一種移位分頻器電路。

背景技術

常見的分頻器一般有兩種：移位分頻器和計數分頻器。

計數分頻器由于相位比移位分頻器控制邏輯更加復雜，在高頻設計中經常無法滿足時序要求，因此常用于中低頻時鐘的分頻器設計。而移位分頻器邏輯比較簡單，即使在高頻設計中也能夠滿足時序要求，因此常用于高頻時鐘的分頻器設計。但是，傳統的移位分頻器，分頻后時鐘的質量完全取決于寄存器組的初始狀態和運行過程中的狀態轉換，一旦由于一些無法預料的原因導致狀態錯誤，就會直接導致分頻出現問題，甚至完全錯誤。

因此，針對上述問題有必要提供一種改進的移位分頻器電路來克服上述缺陷。

發明內容

本發明的目的是提供一種移位分頻器電路，本發明的移位分頻器電路結構簡單，在相同的分頻需求下，所需的寄存器和邏輯門器件更少，而且在干擾過后可正常恢復分頻。

為實現上述目的，本發明提供一種移位分頻器電路，且為N分頻的移位分頻器電路，其中，N為大于或等于2的正整數，所述移位分頻器電路包括反相器、N-1個寄存器及N-2個邏輯門器件；每個所述寄存器的復位端均與系統復位信號端連接，每個所述寄存器的時鐘端與外部高頻時鐘輸出端連接；所述第N-1寄存器的輸出端與所述反相器的輸入端連接，所述反相器的輸出端分別與所述第1寄存器的輸入端及各個邏輯門器件的一輸入端連接；各個所述邏輯門器件連接于第1寄存器至第N-1寄存器的輸出端與輸入端之間，且第1寄存器的輸出端與第1邏輯門器件的另一輸入端連接，第1邏輯門器件的輸出端與第2寄存器的輸入端連接，第N-2寄存器的輸出端與第N-1邏輯門器件的另一輸入端連接，第N-2邏輯門器件的輸出端與第N-1寄存器的輸入端連接。

較佳地，當N等于2時，所述移位分頻器包括反相器及1個寄存器，所述寄存器的輸出端與所述反相器的輸入端連接，所述反相器的輸出端與所述寄存器的輸入端連接。

較佳地，所述邏輯門器件為與門。

較佳地，所述邏輯門器件為或門。

與現有技術相比，本發明的移位分頻器電路，由于包括反相器及N-2個邏輯門器件，使得實現N分頻只需N-1個寄存器，簡化了移位分頻器的結構，便于實現；而且本發明的移位分頻器電路的反相器在每一個時鐘周期內均對第N-1個寄存器的輸出進行反轉，并輸入給第1寄存器及各個邏輯門器件，從而當所述移位分頻器的中間狀態出錯誤后，可在一定時間內恢復到正常，并在恢復后可保證分頻比不變，提高了移位分頻器電路的適用范圍，減少了外部干擾對分頻的影響。

通過以下的描述并結合附圖，本發明將變得更加清晰，這些附圖用于解釋本發明。

附圖說明

圖1為本發明移位分頻器電路的結構框圖。

圖2為本發明移位分頻器電路的第一實施例的電路結構圖。

圖3為圖2所示移位分頻器電路進行6分頻的電路結構圖。

圖4為圖3所示電路正常工作的時序圖。

圖5為圖3所示電路受到干擾時工作的時序圖。

圖6為本發明移位分頻器電路的第二實施例的電路結構圖。

圖7為圖6所示移位分頻器電路進行6分頻的電路結構圖。

圖8為圖7所示電路正常工作的時序圖。

圖9為圖7所示電路受到干擾時工作的時序圖。

圖10為本發明移位分頻器電路的第三實施例的電路結構圖。

具體實施方式

現在參考附圖描述本發明的實施例，附圖中類似的元件標號代表類似的元件。如上所述，本發明提供了一種移位分頻器電路，本發明的移位分頻器電路結構簡單，在相同的分頻需求下，所需的寄存器和邏輯門器件更少，而且在干擾過后可正常恢復分頻。