[發明專利]低密度奇偶校驗碼的混疊譯碼方法及多核協同混疊譯碼器

有效

• 申請號: 201410112876.5
• 申請日: 2014-03-24
• 公開（公告）號: CN103916134B
• 公開（公告）日: 2017-01-11
• 發明（設計）人: 殷柳國;林柏洪;李琪;陸建華
• 申請（專利權）人: 清華大學
• 主分類號: H03M13/11
• 分類號: H03M13/11
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙)11201
• 代理人: 羅文群

技術領域

本發明涉及一種低密度奇偶校驗碼的混疊譯碼方法及多核協同混疊譯碼器，屬于無線通信領域。

背景技術

低密度奇偶校驗碼（以下簡稱LDPC碼）具有接近香農理論極限的糾錯性能，非常適合寬帶通信、無線通信等領域應用。根據不同的技術需求，人們制定了相關的技術標準，其中包括DVB-S2、CCSDS深空/近地衛星通信、IEEE?802.16e、CMMB等。這些技術標準采用基于分塊和移位單位陣構造的LDPC碼，對應的LDPC譯碼器可以用傳統的部分并行結構高效實現。然而，對于基于分塊和偽隨機交織單位陣構造且傳輸速率要求高的LDPC碼，如我國中繼衛星系統規范的LDPC碼，傳統的部分并行結構實現效率低，在資源有限的FPGA芯片中進行高速編譯碼器設計仍然是一個難題。

基于分塊構造的LDPC碼可表述成以下結構：

具有這種校驗矩陣結構的LDPC碼可分為兩種，一種是基于移位單位陣的LDPC碼，如CCSDS深空/近地衛星通信等，這種LDPC碼中子矩陣Π_1,2為移位單位矩陣。另一類是基于偽隨機交織陣的LDPC碼，如我國中繼衛星系統規范的LDPC碼，這種LDPC碼的校驗矩陣結構簡化如下：

其中為L×L維的雙對角陣；Π_i,j為L×L維的偽隨機交織單位陣，該子矩陣中每一行僅有1個1，每一列也僅有1個1。

與上述基于偽隨機交織陣的LDPC碼的校驗矩陣相對應的傳統的部分并行譯碼器的結構如圖1所示。為便于硬件實現，矩陣J拆成兩個矩陣：單位陣及I'＝J-I。這樣，每一個子矩陣的每一行最多一個1，每一列最多一個1。

在圖1的結構中，每一個子矩陣正好對應一個內存單元（以下簡稱RAM），子矩陣所處的列號或者行號即RAM的地址。所有子矩陣的對應RAM構成了圖1中的A區域，該區域為消息傳遞的儲存模塊。對數似然比信息（簡稱LLR）儲存單元用于儲存接收的碼字信道信息。判決比特處理單元用于儲存譯碼更正后的碼字，并將其信息比特輸出。該譯碼器采用置信傳播譯碼，故譯碼過程分兩個階段：變量節點譯碼和校驗節點譯碼。圖1中B區和C區分別是校驗節點譯碼單元（以下簡稱CNU）和變量節點譯碼單元（以下簡稱VNU）。當該譯碼器工作時，其時序如圖2所示。每一個迭代周期中，前半個周期僅有變量節點譯碼，后半個周期僅校驗節點譯碼。

由于圖1所示的譯碼器采用的是置信傳播（BP）算法，因此其譯碼時序分成兩個階段：變量節點譯碼和校驗節點譯碼。從圖2的時序中可以看到，這兩個階段分開進行，每次當變量節點譯碼完成以后，得到校驗節點譯碼所需要的信息，然后校驗節點譯碼才開始。換而言之，在變量節點譯碼過程中，校驗節點譯碼所占的硬件資源是處于空閑狀態，這種低硬件使用效率限制了譯碼器吞吐率的提升。

因此，傳統的部分并行譯碼器的及譯碼方法，還存在以下缺陷：

1、傳統的置信傳播算法使譯碼器導致邏輯資源使用效率低，吞吐率很難進一步提升；

2、譯碼器中RAM的總個數偏多，在FPGA實現時，RAM個數占用限制并行核數的增加。

發明內容

本發明的目的是提出一種低密度奇偶校驗碼的混疊譯碼方法及多核協同混疊譯碼器，對已有的部分并行譯碼器進行改進，使譯碼方法及譯碼器具有更低的硬件實現復雜度和更高的硬件使用效率及吞吐率，以適用于基于偽隨機交織陣構造的LDPC碼的高速譯碼器。

本發明提出的低密度奇偶校驗碼的混疊譯碼方法，包括以下步驟：

（1）低密度奇偶校驗碼的譯碼過程使用的校驗矩陣的表達式為：

其中，Π_i,j為一個子方陣，子方陣的列數為L，L=2ⁿ,n為整數，該子方陣為0方陣，或者為一個每行只有一個1、每列只有一個1的方陣，設矩陣中的子方陣Π_i,j用0或1代替，得到一個基矩陣該基矩陣的列數為N_b，行數為M_b，C₁,C₂,...,分別為M_bL×L的子矩陣，記為宏列，分別為L×N_bL的子矩陣，記為宏行；