[發明專利]XLGMII接口多通道降頻DIC機制的實現方法及裝置

有效

• 申請號: 201410112281.X
• 申請日: 2014-03-25
• 公開（公告）號: CN103916217B
• 公開（公告）日: 2017-06-13
• 發明（設計）人: 秦占鰲;張磊磊
• 申請（專利權）人: 烽火通信科技股份有限公司
• 主分類號: H04L1/00
• 分類號: H04L1/00
• 代理公司: 北京捷誠信通專利事務所(普通合伙)11221
• 代理人: 魏殿紳,龐炳良

技術領域

本發明涉及通信技術領域，具體是涉及一種XLGMII接口多通道降頻DIC機制的實現方法及裝置。

背景技術

IEEE(Institute of Electrical and Electronics Engineers，電氣電子工程師學會)802.3ba協議中規定，40Gbps以太網數據鏈路層與物理編碼子層間的可選XLGMII(40Gigabit Media Independent Interface，媒體介質無關接口)接口為64比特數據位寬的數據和8比特數據位寬的控制碼。每一比特的控制碼對應8比特數據位寬的數據，這樣就將64比特的數據分為8個8比特數據位寬的虛擬邏輯通道。

DIC(Deficit Idle Count，空閑字符計數)是IEEE802.3協議中規定以太網數據包之間插入以太網幀間隔數目的一種機制，為了滿足帶寬要求，需要在傳輸的數據包與數據包之間根據DIC機制有規律的插入一定數量的IPG(Inter-Packet Gap，包間隙)。協議中對于PCS(Physical Coding Sublayer，物理編碼子層)層插入Alignment(對齊)模塊的描述是每隔16383個數據塊定時插一個對齊標記，但是在實際工程實現過程中，PCS層中的數據流是不能出現未知狀態的，如果設計中在16383數目的碼塊后插對齊模塊的話，那就必須將前一拍的碼塊用FIFO(First Input First Output，先入先出隊列)寄存，這樣在經過相當長一段時間后FIFO將滿，導致流控機制難以實現，我們也不希望在XLGMII接口中引入幾個協議規定外的管腳。由于帶寬達到40Gbps，如果使用單一64比特的數據位寬，XLGMII接口時鐘頻率達到625MHZ，這么高頻率的XLGMII接口時鐘在實際工程中難以實現。

發明內容

本發明的目的是為了克服上述背景技術的不足，提供一種XLGMII接口多通道降頻DIC機制的實現方法及裝置，容易實現流控機制，能夠降低XLGMII接口的時鐘頻率，實現以太網高速接口設計；在不影響IEEE協議實現功能的情況下，能夠簡化PCS模塊中對齊子模塊的設計復雜度，同時保證傳輸數據帶寬。

本發明提供一種XLGMII接口多通道降頻DIC機制的實現方法，包括以下步驟：

S1、在數據包發送完時，根據余留邏輯通道數插入相應包間隙IPG數目，以保證空閑字符計數DIC值調整后，0＜DIC≤12；將根據DIC規則插入的IPG數目與12做比較，當插入的IPG數目大于12時，當前DIC值減去IPG數目與12之間的差值；當插入的IPG數目小于12時，當前DIC值增加IPG數目與12之間的差值；將單通道拓展成四通道，XLGMII數據位寬為256比特，接口頻率由625MHZ降低到156.25MHZ；將原本插在一個單通道后面通道的IPG并排插，保證下一個包的開始標志在每個通道的第一個邏輯通道上；

S2、設置兩個計數變量：監視數據塊個數變量、IPG數目調整變量，監視數據塊個數變量用于監視數據塊的個數，以16383個數據塊為周期；IPG數目調整變量用于調整后續插入的IPG數目；

S3、在數據發送包結尾EOP端時，判斷所在當前通道剩余多少個邏輯通道，根據單通道DIC計算法則計算出插入的IPG數目，四條通道并行插入IPG；

S4、所述監視數據塊個數變量達到16383時，在四個通道的MAC層中同時插入對齊占位標志，設置IPG數目調整變量為4。

在上述技術方案的基礎上，步驟S1中所述插入的IPG數目使0≤DIC≤7。

在上述技術方案的基礎上，步驟S1中所述單通道中包含8個邏輯通道，每個邏輯通道為一個字節數據位寬。

本發明還提供一種XLGMII接口多通道降頻DIC機制的實現裝置，包括通道拓展單元、計數變量設置單元、IPG數目計算單元和對齊占位標志插入單元，其中：

所述通道拓展單元，用于：在數據包發送完時，根據余留邏輯通道數插入相應包間隙IPG數目，以保證空閑字符計數DIC值調整后，0＜DIC≤12；將根據DIC規則插入的IPG數目與12做比較，當插入的IPG數目大于12時，當前DIC值減去IPG數目與12之間的差值；當插入的IPG數目小于12時，當前DIC值增加IPG數目與12之間的差值；將單通道拓展成四通道，XLGMII數據位寬為256比特，接口頻率由625MHZ降低到156.25MHZ；將原本插在一個單通道后面通道的IPG并排插，保證下一個包的開始標志在每個通道的第一個邏輯通道上；