[發(fā)明專利]一種帶溫度補(bǔ)償?shù)膸痘鶞?zhǔn)參考電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201410109979.6
• 申請(qǐng)日: 2014-03-24
• 公開（公告）號(hào): CN103869868A
• 公開（公告）日: 2014-06-18
• 發(fā)明（設(shè)計(jì)）人: 周前能;李云松;林金朝;龐宇;李紅娟;李章勇;李國(guó)權(quán)
• 申請(qǐng)（專利權(quán)）人: 重慶郵電大學(xué)
• 主分類號(hào): G05F1/567
• 分類號(hào): G05F1/567
• 代理公司: 重慶為信知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 50216
• 代理人: 余錦曦

1.一種帶溫度補(bǔ)償?shù)膸痘鶞?zhǔn)參考電路，包括啟動(dòng)電路（1）和一階帶隙基準(zhǔn)電路（2），其特征在于：還包括高階溫度補(bǔ)償電路（3）；所述啟動(dòng)電路（1）的啟動(dòng)信號(hào)輸出端分別連接所述一階帶隙基準(zhǔn)電路（2）和高階溫度補(bǔ)償電路（3）的啟動(dòng)信號(hào)輸入端；所述一階帶隙基準(zhǔn)電路（2）的電流信號(hào)輸出端連接所述高階溫度補(bǔ)償電路（3）的電流信號(hào)輸入端。

2.如權(quán)利要求1所述的一種帶溫度補(bǔ)償?shù)膸痘鶞?zhǔn)參考電路，其特征在于：所述啟動(dòng)電路（1）包括：第一PMOS管（MSP1）和第二PMOS管（MSP2），第一NMOS管（MSN1）、第二NMOS管（MSN2）、第三NMOS管（MSN3）和第四NMOS管（MSN4）；

所述一階帶隙基準(zhǔn)電路（2）包括：第三PMOS管（MP1）、第四PMOS管（MP2）、第五PMOS管（MP3）、第六PMOS管（MP12）和第七PMOS管（MP13），第一PNP型三極管（Q1）和第二PNP型三極管（Q2），第一誤差放大器（A1）和第二誤差放大器（A2），第一電阻（R1）、第二電阻（R2）、第三電阻（R3）、第四電阻（R4）和第五電阻（R5）；

所述高階溫度補(bǔ)償電路（3）包括：第八PMOS管（MP4）、第九PMOS管（MP5）、第十PMOS管（MP6）、第十一PMOS管（MP7）、第十二PMOS管（MP8）、第十三PMOS管（MP9）、第十四PMOS管（MP10）和第十五PMOS管（MP11），第五NMOS管（MN1）、第六NMOS管（MN2）、第七NMOS管（MN3）、第八NMOS管（MN4）、第九NMOS管（MN5）和第十NMOS管（MN6）；

所述第一PMOS管（MSP1）的源極與外部電源（VDD）相連，所述第一PMOS管（MSP1）的漏極與所述第二PMOS管（MSP2）的源極、第一PMOS管（MSP1）的柵極相連，所述第二PMOS管（MSP2）的漏極與第二PMOS管（MSP2）的柵極、第一NMOS管（MSN1）的漏極、第二NMOS管（MSN2）的柵極、第三NMOS管（MSN3）的柵極、第四NMOS管（MSN4）的柵極相連，所述第一NMOS管（MSN1）的源極與外部地線（GND）、第二NMOS管（MSN2）的源極、第三NMOS管（MSN3）的源極、第四NMOS管（MSN4）的源極相連；

所述第三PMOS管（MP1）的源極與外部電源（VDD）、第四PMOS管（MP2）的源極相連，第三PMOS管（MP1）的柵極與第四PMOS管（MP2）的柵極、第七PMOS管（MP13）的柵極、第一誤差放大器（A1）的輸出端、所述啟動(dòng)電路（1）的第二NMOS管（MSN2）的漏極相連，第三PMOS管（MP1）的漏極與第一誤差放大器（A1）的反向輸入端、第一PNP型三極管（Q1）的發(fā)射極相連，第一PNP型三極管（Q1）的基極與第一PNP型三極管（Q1）的集電極、外部地線（GND）相連；

所述第四PMOS管（MP2）的漏極與第一誤差放大器（A1）的正向輸入端、第二誤差放大器（A2）的反向輸入端、第一電阻（R1）的一端相連，所述第一電阻（R1）的另一端與第二PNP型三極管（Q2）的發(fā)射極相連，所述第二PNP型三極管（Q2）的基極與外部地線GND、第二PNP型三極管（Q2）的集電極相連；

所述第五PMOS管（MP3）的源極與外部電源（VDD）相連，所述第五PMOS管（MP3）的柵極與第二誤差放大器（A2）的輸出端、第六PMOS管（MP12）的柵極、所述啟動(dòng)電路（1）的第三NMOS管（MSN3）的漏極相連，所述第五PMOS管（MP3）的漏極與第二誤差放大器（A2）的正向輸入端、第二電阻（R2）的一端相連，所述第二電阻（R2）的另一端與外部地線GND相連；

所述第六PMOS管（MP12）的源極與外部電源（VDD）、第七PMOS管（MP13）的源極相連，所述第六PMOS管（MP12）的漏極與第三電阻（R3）的一端、第四電阻（R4）的一端相連，所述第三電阻（R3）的另一端與第七PMOS管（MP13）的漏極、一階帶隙基準(zhǔn)電路輸出端VREF、所述啟動(dòng)電路（1）的第一NMOS管（MSN1）的柵極相連，所述第四電阻（R4）的另一端與第五電阻（R5）的一端相連，所述第五電阻（R5）的另一端與外部地線GND相連；

所述第八PMOS管（MP4）的源極與外部電源（VDD）相連，所述第八PMOS管（MP4）的柵極與所述一階帶隙基準(zhǔn)的第四PMOS管（MP2）的柵極相連，第八PMOS管（MP4）的漏極與第五NMOS管（MN1）的漏極、第五NMOS管（MN1）的柵極、第六NMOS管（MN2）的柵極相連，所述第五NMOS管（MN1）的源極與第六NMOS管（MN2）的源極、外部地線（GND）相連；

所述第九PMOS管（MP5）的源極與外部電源（VDD）相連，所述第九PMOS管（MP5）的柵極與所述一階帶隙基準(zhǔn)電路（2）的第五PMOS管（MP3）的柵極相連，所述第九PMOS管（MP5）的漏極與第十PMOS管（MP6）的柵極、第十PMOS管（MP6）的漏極、第十一PMOS管（MP7）的柵極、第六NMOS管（MN2）的漏極相連；

所述第十一PMOS管（MP7）的源極與外部電源（VDD）、第十PMOS管（MP6）的源極相連，所述第十一PMOS管（MP7）的漏極連接在所述第四電阻（R4）和第五電阻（R5）之間；

所述第十二PMOS管（MP8）的源極與外部電源（VDD）相連，所述第十二PMOS管（MP8）的柵極與所述一階帶隙基準(zhǔn)電路（2）的第四PMOS管（MP2）的柵極相連，所述第十二PMOS管（MP8）的漏極與第七NMOS管（MN3）的漏極、第七NMOS管（MN3）的柵極、第八NMOS管（MN4）的柵極相連，所述第七NMOS管（MN3）的源極與第八NMOS管（MN4）的源極、外部地線（GND）相連；

所述第十三PMOS管（MP9）的源極與外部電源（VDD）、第十四PMOS管（MP10）的源極相連，所述第十三PMOS管（MP9）的柵極與第十四PMOS管（MP10）的柵極、第十三PMOS管（MP9）的漏極、第九NMOS管（MN5）的漏極、所述啟動(dòng)電路（1）的第四NMOS管（MSN4）的漏極相連，所述第九NMOS管（MN5）的柵極與第十NMOS管（MN6）的柵極、第十NMOS管（MN6）的漏極、第十四PMOS管（MP10）的漏極相連，所述第九NMOS管（MN5）的源極與第八NMOS管（MN4）的漏極相連，所述第八NMOS管（MN4）的源極與第十NMOS管（MN6）的源極、外部地線GND相連；

所述第十五PMOS管（MP11）的源極與外部電源（VDD）相連，所述第十五PMOS管（MP11）的柵極與第十三PMOS管（MP9）的柵極相連，所述第十五PMOS管（MP11）的漏極連接在所述第四電阻（R4）和第五電阻（R5）之間。