[發明專利]一種半導體器件的擊穿電壓TCAD仿真方法

在審

• 申請號: 201410109732.4
• 申請日: 2014-03-24
• 公開（公告）號: CN103870651A
• 公開（公告）日: 2014-06-18
• 發明（設計）人: 顧經綸
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 王宏婧

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體器件的擊穿電壓TCAD仿真方法。

背景技術

隨著芯片制造技術的進步，芯片關鍵尺寸越來越小，現在已經達到了20nm左右，未來還將進一步減小到10nm。隨著工藝進步，TCAD(Technology?Computer?Aided?Design，計算機輔助設計與仿真技術)仿真軟件，即半導體工藝模擬以及器件模擬工具，在工藝研發中的應用也越來越廣泛，例如利用TCAD軟件進行擊穿電壓仿真，特別是進行電流電壓曲線的回滯（即snapback現象）仿真。

如圖1所示，以ESD保護結構中的GGNMOS（Gate?Grounded?NMOS）為例Snapback現象的原理分析。

現在一般使用GGNMOS（Gate?Grounded?NMOS）或者GGPMOS（Gate?Grounded?PMOS）作為ESD保護結構，它的柵極(gate，G)、襯底(Substrate，B)以及源（source，S）端都接地。柵極(gate)接地可以避免電路在一般正常工作時導通造成誤動作，而在ESD發生時又可以適時導通其寄生的橫向BJT（雙極結型晶體管，Bipolar?Junction?Transistor）。當漏（Drain，D）端聚集大量負電荷時，通過Drain端和Substrate之間的PN結，電荷由Substrate端泄放到GND。當Drain端聚集大量正電荷時，激發了寄生的三極管，如圖1所示。當Drain端和Substrate之間的PN結發生雪崩擊穿以后，當維持電流的增長不需要高電場的支撐時，電壓就會變小，出現電流電壓曲線的回滯，也就是snapback現象。在擊穿電壓仿真中最大的難題就是收斂性問題。而在一般的擊穿電壓仿真中，很容易出現不收斂問題，如果沒有一個有效的方法解決這個問題，就會導致TCAD建模的失敗。除了迭代次數不夠、初始解不收斂、工藝仿真中網格設置不佳、，物理模型參數設置等問題導致的不收斂，在很多情況下由于電學邊界條件設置會導致不收斂。圖2是由于電學邊界條件設置導致的不收斂現象的圖示。

此類不收斂現象也分兩種情況：

（1）低壓區無法過渡到雪崩擊穿區（圖2中情況①）；

（2）已經發現電流急遽增長，但無法完成曲線的回滯（圖2中情況①）。

現象（1）產生的原因是在擊穿點附近，電流變化太快，如圖2所示，基于原來的初始解A，通過一個仿真步長，電壓變化ΔV，此時假定下一點處于B點，而假定點B和真實點C之間的電流變化量ΔI太大，程序無法通過迭代獲得正確點，因此無法收斂。

現象（2）產生的原因是由于默認的每一個電極接觸，都定義成歐姆接觸，此時電壓直接加在器件的陽極和陰極之間，由于電壓掃描的電壓本身是不斷增長的，因此器件兩端的電壓也只能不斷增長，到了回滯點就無法再收斂了，因為它兩端的電壓無法變小。

發明內容

本發明的目的在于提供一種半導體器件的擊穿電壓TCAD仿真方法，能夠解決現有技術中擊穿電壓仿真由于電學邊界條件設置導致的不收斂現象。

為解決上述問題，本發明提出一種半導體器件的擊穿電壓TCAD仿真方法，包括以下步驟：

根據器件性能要求在TCAD平臺中選取最佳的器件參數來創建器件仿真模型；

在所述器件仿真模型的電壓掃描端定義一接觸電阻，并在該電壓掃描端施加掃描電壓，開始擊穿電壓TCAD仿真，得到收斂的I-V仿真曲線。

進一步的，根據器件性能要求在TCAD平臺中選取最佳的器件參數來創建器件仿真模型，包括：

根據器件性能要求確定器件的結構及結構參數；

根據所述器件的結構及結構參數確定工藝條件和工藝步驟，生成所述器件仿真模型。

進一步的，所述TCAD平臺為Sentaurus。

進一步的，所述半導體器件為柵極接地MOS管。

進一步的，所述掃描電壓為0V～500V。

進一步的，在所述器件仿真模型的電壓掃描端定義一接觸電阻的步驟包括：

通過最大掃描電壓并定義一合理的擊穿電壓值和擊穿電流獲得半導體器件的內部電阻和參考電阻；

選取大于所述內部電阻至少一個數量級，且小于所述參考電阻值的電阻值作為接觸電阻的阻值。