[發明專利]一種半導體器件及其制造方法

有效

• 申請號: 201410101128.7
• 申請日: 2014-03-18
• 公開（公告）號: CN104934324B
• 公開（公告）日: 2018-06-08
• 發明（設計）人: 李勇;居建華
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/06;H01L29/32
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

本發明提供一種半導體器件及其制造方法，所述方法包括：提供半導體襯底，其上形成有偽柵極結構；在偽柵極結構的兩側形成側墻，并在側墻兩側的半導體襯底中形成碗狀凹槽；實施預非晶化注入，在半導體襯底中形成將碗狀凹槽的底部包裹住的預非晶化注入區；實施應力記憶過程并退火，以在碗狀凹槽下方的半導體襯底中形成所述位錯；去除側墻，在碗狀凹槽中外延生長頂部高于半導體襯底表面的抬升硅層或碳硅層。根據本發明，通過在半導體襯底中形成碗狀凹槽，并實施離子入射方向相對于與半導體襯底相垂直的方向具有夾角的預非晶化注入，形成將碗狀凹槽的底部包裹住的預非晶化注入區，可以縮短所述位錯與偽柵極結構的邊緣之間的距離，進一步提升NFET的性能。

技術領域

本發明涉及半導體制造工藝，具體而言涉及一種提升NFET的性能的方法以及使用該方法制造的半導體器件。

背景技術

隨著半導體制造工藝節點的不斷減小，如何進一步提升互補金屬-氧化物半導體場效應晶體管的性能成為焦點問題。對于NFET而言，現有的做法是在將要形成源/漏區的部分中形成凹槽，在凹槽中形成頂部高于襯底表面的碳硅層，之后實施退火以在碳硅層與襯底之間朝向溝道區的界面位置形成位錯。所述位錯可以進一步提升碳硅層施加于NFET的溝道區的應力，而所述位錯的深度以及與柵極邊緣之間距離的大小直接決定所述應力的提升程度，但是，采用現有技術形成的所述位錯的與柵極邊緣之間的距離過大，進而影響所述位錯對所述應力的提升的貢獻程度。

因此，需要提出一種方法，以解決上述問題。

發明內容

針對現有技術的不足，本發明提供一種半導體器件的制造方法，包括：提供半導體襯底，在所述半導體襯底上形成有偽柵極結構；在所述偽柵極結構的兩側形成側墻，并在所述側墻兩側的半導體襯底中形成碗狀凹槽；實施預非晶化注入，在所述半導體襯底中形成將所述碗狀凹槽的底部包裹住的預非晶化注入區；實施應力記憶過程并退火，以在所述碗狀凹槽下方的半導體襯底中形成所述位錯；去除所述側墻，在所述碗狀凹槽中外延生長頂部高于所述半導體襯底表面的抬升硅層或碳硅層；去除所述偽柵極結構，并在形成的溝槽內形成高k-金屬柵極結構。

進一步，所述碗狀凹槽的最深處的深度小于5nm。

進一步，形成所述碗狀凹槽的工藝步驟包括：先采用干法蝕刻工藝對所述半導體襯底進行縱向蝕刻，以在所述半導體襯底的將要形成源/漏區的部分中形成溝槽；再采用各向同性的干法蝕刻工藝繼續蝕刻所述溝槽，使所述溝槽轉變為所述碗狀凹槽。

進一步，所述預非晶化注入的離子入射方向相對于與所述半導體襯底相垂直的方向具有夾角，所述夾角的大小取決于所述偽柵極結構的節距的大小。

進一步，形成所述側墻之前，還包括下述步驟：在所述偽柵極結構的兩側形成偏移側墻，所述偏移側墻由氧化物、氮化物或者二者的組合構成；實施低摻雜離子注入，以在所述半導體襯底中形成低摻雜源/漏區；執行袋狀區離子注入，以在所述半導體襯底中形成將所述低摻雜源/漏區包裹住的袋狀區。

進一步，形成所述位錯的工藝步驟包括：在所述半導體襯底上形成完全覆蓋所述偽柵極結構和所述側墻的應力材料層；執行退火工藝，形成所述位錯，將所述應力材料層具有的應力通過所述位錯轉移到所述半導體襯底中的溝道區；去除所述應力材料層。

進一步，實施所述預非晶化注入之后且實施所述應力記憶過程之前，還包括執行重摻雜離子注入的步驟，以在所述半導體襯底中形成重摻雜源/漏區。

進一步，實施所述外延生長的同時，原位摻雜所述重摻雜源/漏區中的摻雜離子。

進一步，所述偽柵極結構包括自下而上層疊的犧牲柵介電層和犧牲柵電極層，所述高k-金屬柵極結構包括自下而上堆疊而成的界面層、高k介電層、覆蓋層、阻擋層、功函數設定金屬層、浸潤層和金屬柵極材料層。

進一步，所述半導體器件為NFET。