[發(fā)明專利]形成FinFET半導(dǎo)體設(shè)備的低缺陷取代鰭部的方法及其所產(chǎn)生的設(shè)備

有效

• 申請?zhí)枺?/td>: 201410099173.3
• 申請日: 2014-03-17
• 公開（公告）號: CN104051539B
• 公開（公告）日: 2017-12-29
• 發(fā)明（設(shè)計）人: J·弗倫海澤;A·P·雅各布;W·P·馬斯莎拉;K·阿卡瓦爾達
• 申請（專利權(quán)）人: 格羅方德半導(dǎo)體公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/10;H01L29/04;H01L21/336
• 代理公司: 北京戈程知識產(chǎn)權(quán)代理有限公司11314
• 代理人: 程偉,王錦陽

技術(shù)領(lǐng)域

一般而言，本揭露關(guān)于場效晶體管(FET)半導(dǎo)體設(shè)備的制造，并且更具體地說，關(guān)于形成鰭式場效晶體管(FinFET)半導(dǎo)體設(shè)備的低缺陷取代鰭部的各種方法以及其所產(chǎn)生的設(shè)備結(jié)構(gòu)。

背景技術(shù)

如CPU、儲存設(shè)備、ASIC（特殊應(yīng)用集成電路）及諸如此類先進集成電路的制造需要按照所指定的電路布局在給定的芯片區(qū)域中形成大量電路組件，其中所謂的金屬氧化物場效晶體管（MOSFET或FET）代表一種重要的電路組件，其實質(zhì)決定集成電路的效能。習(xí)知的FET為平面型設(shè)備，其通常包括源極區(qū)、漏極區(qū)、位于源極區(qū)與漏極區(qū)之間的溝道區(qū)、以及位于溝道區(qū)上面的柵極電極。流經(jīng)FET的電流是受控于施加至柵極電極的電壓。例如，對于NMOS設(shè)備而言，若沒有電壓施加至柵極電極，則沒有電流通過NMOS設(shè)備（忽略不理想的漏電流，其相對較小）。然而，當適度正電壓施加于柵極電極時，NMOS設(shè)備的溝道區(qū)變導(dǎo)通，并且讓電流通過導(dǎo)電溝道區(qū)在源極區(qū)與漏極區(qū)之間流動。

為了改良FET的操作速度，也為了增加集成電路設(shè)備上FET的密度，設(shè)備設(shè)計師過去數(shù)十年來已大幅縮減FET的實體尺寸。更具體地說，F(xiàn)ET的溝道長度已顯著縮短，這已改良FET的切換速度并且降低FET的操作電流與電壓。然而，F(xiàn)ET溝道長度的縮短同樣也縮短了源極區(qū)與漏極區(qū)之間的距離。在某些情況下，此介于源極與漏極之間的間隔縮短導(dǎo)致難以使源極區(qū)與溝道的電位有效免于漏極電位造成的負面影響。這有時稱為所謂的短溝道效應(yīng)，其中FET作為主動式切換器的特性會遭到衰減。

對比于平面型FET，有所謂的3D設(shè)備，如例示性FinFET設(shè)備，其屬于三維結(jié)構(gòu)。更具體地說，在FinFET中，形成的是普遍垂直而置的鰭形主動區(qū)，并且柵極電極包圍此鰭形主動區(qū)的兩側(cè)與上表面以形成三柵結(jié)構(gòu)，而非平面型結(jié)構(gòu)，以便使用具有三維結(jié)構(gòu)的溝道。在某些情況下，例如氮化硅的絕緣覆蓋層置于鰭部的頂部，并且FinFET設(shè)備僅具有雙柵結(jié)構(gòu)（僅側(cè)壁）。不同于平面型FET，在FinFET設(shè)備中，溝道垂直于半導(dǎo)電基底的表面而成，用以縮減半導(dǎo)體設(shè)備的實體尺寸。還有，在FinFET中，位于設(shè)備的漏極區(qū)處的接面電容大幅降低，此易于顯著降低短溝道效應(yīng)。在對FinFET設(shè)備的柵極電極施加適當電壓時，鰭部的表面（以及表面附近的內(nèi)部部位），亦即鰭部的垂直取向側(cè)壁與頂部上表面，形成有助于電流導(dǎo)通的表面反轉(zhuǎn)層或容積反轉(zhuǎn)層(volume inversion layer)。在FinFET設(shè)備中，「溝道寬度」估計為大約兩倍(2×)垂直鰭部高度加上鰭部頂部表面的寬度，亦即鰭部寬度?？稍谂c平面型晶體管設(shè)備的占板面積(foot-print)相同的占板面積中形成多重鰭部。因此，對于給定的繪圖空間(plot space)（或占板面積），F(xiàn)inFET易于能夠產(chǎn)生比平面型晶體管設(shè)備顯著更高的驅(qū)動電流密度。另外，由于FinFET設(shè)備上「鰭部」溝道的柵極靜電控制優(yōu)良，故FinFET設(shè)備在設(shè)備「關(guān)閉(OFF)」后的漏電流相較于平面型FET的漏電流顯著降低。簡言之，F(xiàn)inFET設(shè)備的3D結(jié)構(gòu)相較于平面型FET屬于優(yōu)良的MOSFET結(jié)構(gòu)，尤其是20納米(nm)及以下的CMOS技術(shù)節(jié)點。

常進行用以形成FinFET設(shè)備的一種處理流程包括在基底中形成多個凹槽，用以界定將形成STI區(qū)的區(qū)域并且用以界定鰭部的初始結(jié)構(gòu)，而且為了簡化處理可在相同處理作業(yè)期間于基底中形成這些凹槽。在某些情況下，凹槽按照要求設(shè)計成具有相同間距(pitch)（為了在光刻期間得到較佳分辨率）并且其深度與寬度做成一樣（為了簡化處理及各種功能要求），其中凹槽的深度對于所要求的鰭部高度是足夠的，并且深到足以使有效STI區(qū)形成。形成凹槽之后，形成一層如二氧化硅之類的絕緣材料以便過量填充凹槽。之后，進行化學(xué)機械研磨(CMP)制程以平整化絕緣材料的上表面與鰭部的頂部（或圖案化硬掩膜的頂部）。之后，進行回蝕刻(etch-back)制程使介于鰭部之間的絕緣材料層凹陷從而曝露鰭部的上部位，其對應(yīng)于鰭部的最終鰭部高度。

設(shè)備制造商在生產(chǎn)效能提升且生產(chǎn)成本比前世代設(shè)備更低的集成電路產(chǎn)品上面臨不斷的壓力。因此，設(shè)備設(shè)計師將大量的時間與精力花在最大化設(shè)備效能，同時也在尋找降低制造成本并且改良制造可靠度的方式。關(guān)于3D設(shè)備，設(shè)備設(shè)計師已耗費許多年并且使用各種技術(shù)努力改良此類設(shè)備的效能能力及可靠度。設(shè)備設(shè)計師目前正使用如所謂III-V族材料之類的替代半導(dǎo)體材料研究制造FinFET設(shè)備，用意是在增強此類設(shè)備的效能能力，例如使低電壓操作成為可能。然而，此類替代材料在硅基底（產(chǎn)業(yè)界所使用的主導(dǎo)基底）上的整合由于介于此類材料與硅之間的晶格常數(shù)的差異頗大而屬于重要議題。