[發明專利]形成半導體裝置的柵極電極的方法、半導體裝置用的柵極電極結構及相符的半導體裝置結構

無效

• 申請號: 201410098991.1
• 申請日: 2014-03-17
• 公開（公告）號: CN104078341A
• 公開（公告）日: 2014-10-01
• 發明（設計）人: R·嚴;J·亨治爾;A·扎;N·薩賽特;M·特倫茨施;C·格拉斯
• 申請（專利權）人: 格羅方德半導體公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L29/423;H01L29/51;H01L29/78
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

技術領域

本發明基本上涉及含先進晶體管組件的高尖端集成電路的制造，先進晶體管組件包含具有高k柵極介電質的柵極電極結構。尤其是，本發明涉及半導體裝置的柵極電極、半導體裝置用柵極電極結構及半導體裝置結構的形成方法。?

背景技術

現今集成電路大多數使用多個亦稱為金屬氧化物半導體場效晶體管(MOSFETS)或簡稱MOS晶體管的互連場效晶體管(FETS)予以實現。一般而言，現今集成電路藉由形成于具有給定表面區的芯片上所形成的數百萬個MOS晶體管予以實現。?

在MOS晶體管中，流經MOS晶體管源極與漏極之間所形成信道的電流經由通常布置于信道區上方的柵極予以控制，與所斟酌的是PMOS晶體管或NMOS晶體管無關。為了控制MOS晶體管，對柵極的柵極電極施加電壓，以及當施加的電壓大于閾值電壓(threshold?voltage)時，流經信道的電流減小。閾值電壓取決于晶體管呈非顯然形式時的特性，如大小、材料等。?

在努力組建晶體管數量更多且半導體裝置更快的集成電路時，半導體技術已朝向超大型積體法(ULSI)發展，其導致大小持續縮減，從而MOS晶體管大小縮減的集成電路。在現今半導體技術中，微電子裝置的最小特征尺寸已接近深次微米體系，以便針對更快且功率更低的微處理器及數字電路以及基本上針對具有改良型高能量效率的半導體裝置結構持續滿足需求。一般而言，臨界尺寸(CD)由線件或間隔已對待制造裝置為正常操作而認定為關鍵的寬度或長度尺寸予以表示，此外，這個尺寸決定裝置效能。?

結果是，持續提升的集成電路效能以及正縮減更小型的集成電路尺寸已增加集成電路結構的積體密度。然而，隨著半導體裝置及裝置?特征已變得更小并且更先進，習知的制造技術己推向了極限，其以目前所需比例生產微細化特征的能力受到挑戰。因此，開發者面臨的是隨著半導體大小持續縮減所帶來更嚴峻的微縮限制。?

一般而言，設于微芯片上的集成電路結構由數百萬個如PMOS晶體管或NMOS晶體管之類的個別半導體裝置予以實現。晶體管效能關鍵地取決于許多因素，例如閾值電壓，輕易看出其對于控制芯片效能高度重要，這需要保持個別待控制晶體管的許多參數，尤其是對于高度微縮的半導體裝置而言。例如，跨布半導體芯片的晶體管結構的閾值電壓其偏移強烈影響整個待制造芯片的可靠度。為了確定跨布芯片的晶體管裝置可靠的可控制性，必須高度精確地令每一個晶體管的閾值電壓維持界定良好的調整。由于閾值電壓已獨自取決于許多因素，為了制造可靠滿足所有這些因素的晶體管裝置，必需控制處理流程。?

如廣為人知的是，柵極介電材料的功函數可顯著影響場效晶體管最終取得的閾值電壓，正如目前藉由適度摻雜柵極材料所完成一般。在引進高k介電材料時，調整適當的功函數可需要將適當的金屬物種加入柵極介電材料內，其形式例如為鑭、鋁等等，為的是得到適當的功函數，從而還有p信道晶體管與n信道晶體管的閾值電壓。另外，處理期間可必須保護敏感性高k介電材料，而與硅等等建置良好的材料的接觸則可視為不利，理由是鉿氧化物之類高k介電材料與柵極材料接觸時，費米(Fermi)能階可遭受顯著影響。因此，含金屬覆蓋材料通常設于高k介電材料上，用以在所謂的柵極先制程序期間保護高k介電材料，其中，高k介電材料提供早期制造階段。已知含金屬材料得提供優越的導電特性并且避免任何空乏區，正如可在例如多晶硅柵極電極結構中所觀察一般，多個另外的程序步驟及材料系統予以引進建置良好的工藝技術，為的是形成高k介電材料與含金屬電極材料結合的柵極電極結構。在其它方法中，如取代柵極法，可提供柵極電極結構作為預留位置(placeholder)材料系統，所謂的取代柵極，其中，在完成基本晶體管配置之后，取代柵極可藉由至少適當的含金屬電極材料予以取代，可能與高k介電材料結合。基本上，這些所謂的取代柵極法或柵極后制法需要復雜的處理程序，用于移除如多晶硅之類的初始取代柵極，以及形成適當的金屬物種以供藉由加入對應的功函數?調整物種而調整適當的功函數值。?