[發明專利]軌對軌輸入遲滯比較器

有效

• 申請號: 201410097613.1
• 申請日: 2014-03-17
• 公開（公告）號: CN103873032B
• 公開（公告）日: 2016-11-16
• 發明（設計）人: 肖駿
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H03K5/22
• 分類號: H03K5/22
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 鄭瑋

技術領域

本發明關于一種遲滯比較器，特別是涉及一種高增益高共模抑制比的軌對軌輸入遲滯比較器。

背景技術

總體來說，目前有不少關于軌對軌輸入的遲滯比較器專利，這些專利所描述的電路在各電壓輸入范圍都是滿足遲滯比較器應用需求的，但是在共模抑制比方面卻不盡然。

通常，軌到軌輸入遲滯比較器包含一P型比較器和一N型比較器，根據疊加原理，該軌到軌輸入遲滯比較器的性能起決于該P型比較器及N型比較器的性能。一般，集成電路里的運放和比較器都采用差分結構，此處P型比較器及N型比較器均為差分結構，采用差分放大器的目的在于只放大兩個輸入的差分分量而不放大其共模分量，可以用共模抑制比CMRR來度量差分放大器的這一特點，CMRR定義為差分增益和共模增益的比值的絕對值

CMRR=|ADMACM|]]>

其共模增益變化較為嚴重。

對軌到軌輸入遲滯比較器的共模增益變化劇烈問題，目前也有不少解決辦法，然而，現有技術的軌對軌輸入遲滯比較器，其雖可以解決共模增益變化劇烈的問題，但其共模抑制比（CMRR，Common?Mode?Rejection?Ratio）仍然不理想。

圖1a及圖1b為現有技術之軌對軌輸入遲滯比較器的仿真結果圖。如圖1a及圖1b所示，控制共模電壓從0-VDDA線性變化，對上述電路進行仿真分析，可以發現該軌到軌輸入比較器需要經歷5個階段：

1、共模輸入電壓很低（Vcm<0.25V）時，PMOS比較器工作良好而NMOS比較器關閉；

2、共模輸入電壓較低（0.25<Vcm<0.85V）時，PMOS比較器工作良好而NMOS比較器的電流源進入線性區；

3、共模輸入電壓中等（0.85<Vcm<2.0V）時，PMOS比較器和NMOS比較器均工作良好；

4、共模輸入電壓較高（2.0<Vcm<2.75V）時，PMOS比較器的電流源進入線性區而NMOS比較器工作良好；

5、共模輸入電壓很高（Vcm>2.75V）時，PMOS比較器關閉而NMOS比較器工作良好；

顯然階段2和階段4是不希望出現的，此時NMOS比較器或PMOS比較器工作于線性區，共模增益較高，共模抑制比CMRR較差

發明內容

為克服上述現有技術存在的問題，本發明的主要目的在于提供一種軌對軌輸入遲滯比較器，其通過當輸入共模電壓較低會導致輸出比較器之PMOS管進入線性區時及時關閉輸出比較器之PMOS管，而當輸入共模電壓較高會導致輸出比較器之NMOS管進入線性區時及時關閉輸出比較器之NMOS管，提高了電路的增益，改善了電路的共模抑制比CMRR。

為達上述及其它目的，本發明提供了一種軌對軌輸入遲滯比較器，至少包括：

輸入遲滯比較器模塊，與傳輸模塊相連，用于產生遲滯即輸出一個較輸入信號有遲滯的上升和下降沿較陡峭的輸出信號，使得輸入電壓上升和下降時高低電平翻轉點按設計需要分開實現遲滯目的，其同時輸出兩共模電壓控制信號用于開關信號模塊產生控制傳輸模塊所需要的開關信號；

傳輸模塊，在開關信號控制下，對該輸入遲滯比較器模塊的輸出選擇性地接通至輸出比較器，以在輸入共模電壓較低會導致共模抑制比變差時切斷該輸入遲滯比較器模塊的NMOS比較器的輸出并設置輸出比較器的PMOS管輸入電壓為高而不工作，而在輸入共模電壓較高會導致共模抑制比變差時切斷該輸入遲滯比較器模塊的PMOS比較器的輸出并設置輸出比較器的NMOS管輸入電壓為低而不工作；

輸出比較器，用于進一步提高發明所述軌對軌輸入遲滯比較器的增益對該傳輸模塊的選擇結果進行進一步整形和進一步提高共模抑制比；

開關信號模塊，用于將該輸入遲滯比較器模塊輸出的共模電壓控制信號轉換為該傳輸模塊需要的開關信號；

偏置模塊用于產生各模塊所需的偏置電流、電壓。