[發(fā)明專利]直流電壓產(chǎn)生電路及其脈沖產(chǎn)生電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201410096497.1
• 申請(qǐng)日: 2014-03-14
• 公開（公告）號(hào): CN104917493B
• 公開（公告）日: 2018-11-30
• 發(fā)明（設(shè)計(jì)）人: 王士誠(chéng);陳世杰;林見儒;林志政
• 申請(qǐng)（專利權(quán)）人: 瑞昱半導(dǎo)體股份有限公司
• 主分類號(hào): H03K3/02
• 分類號(hào): H03K3/02;H02M3/155
• 代理公司: 北京康信知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11240
• 代理人: 余剛;吳孟秋

1.一種脈沖產(chǎn)生電路，用來在一輸出端產(chǎn)生一脈沖信號(hào)，包含：

一P型場(chǎng)效晶體管，源極耦接一第一參考電壓電平，漏極耦接所述輸出端，柵極接收一第一柵極控制信號(hào)；

一N型場(chǎng)效晶體管，源極耦接一第二參考電壓電平，漏極耦接所述輸出端，柵極接收一第二柵極控制信號(hào)；以及

一邏輯電路，耦接所述P型場(chǎng)效晶體管的柵極和所述N型場(chǎng)效晶體管的柵極，用來依據(jù)一控制信號(hào)和一第一延遲信號(hào)產(chǎn)生所述第一柵極控制信號(hào)以及依據(jù)所述控制信號(hào)和一第二延遲信號(hào)產(chǎn)生所述第二柵極控制信號(hào)；

其中，所述第一延遲信號(hào)是所述第二柵極控制信號(hào)和所述控制信號(hào)經(jīng)邏輯運(yùn)算后并經(jīng)過延遲的信號(hào)，以及所述第二延遲信號(hào)是所述第一柵極控制信號(hào)和所述控制信號(hào)經(jīng)邏輯運(yùn)算后并經(jīng)過延遲的信號(hào)。

2.根據(jù)權(quán)利要求1所述的脈沖產(chǎn)生電路，其中，所述邏輯電路包含：

一第一邏輯單元，耦接所述P型場(chǎng)效晶體管的柵極，用來依據(jù)所述控制信號(hào)和所述第一延遲信號(hào)產(chǎn)生所述第一柵極控制信號(hào)；

一第二邏輯單元，耦接所述N型場(chǎng)效晶體管的柵極，用來依據(jù)所述控制信號(hào)和所述第二延遲信號(hào)產(chǎn)生所述第二柵極控制信號(hào)；

一第三邏輯單元，耦接所述P型場(chǎng)效晶體管的柵極和所述N型場(chǎng)效晶體管的柵極，用來依據(jù)所述第二柵極控制信號(hào)和所述控制信號(hào)產(chǎn)生一第一邏輯信號(hào)，并依據(jù)所述第一柵極控制信號(hào)和所述控制信號(hào)產(chǎn)生一第二邏輯信號(hào)；

一第一延遲單元，耦接于所述第三邏輯單元與所述第一邏輯單元之間，用來延遲所述第一邏輯信號(hào)以產(chǎn)生所述第一延遲信號(hào)；以及

一第二延遲單元，耦接于所述第三邏輯單元與所述第二邏輯單元之間，用來延遲所述第二邏輯信號(hào)以產(chǎn)生所述第二延遲信號(hào)。

3.根據(jù)權(quán)利要求2所述的脈沖產(chǎn)生電路，其中，所述第三邏輯單元包含：

一反相器，輸入端接收所述控制信號(hào)；

一或門，一輸入端耦接所述N型場(chǎng)效晶體管的柵極，另一輸入端耦接所述反相器的輸出端，輸出端輸出所述第一邏輯信號(hào)；以及一與門，一輸入端耦接所述P型場(chǎng)效晶體管的柵極，另一輸入端耦接所述反相器的輸出端，輸出端輸出所述第二邏輯信號(hào)。

4.根據(jù)權(quán)利要求2所述的脈沖產(chǎn)生電路，其中，所述第一邏輯單元還依據(jù)所述第二柵極控制信號(hào)產(chǎn)生所述第一柵極控制信號(hào)，以及所述第二邏輯單元還依據(jù)所述第一柵極控制信號(hào)產(chǎn)生所述第二柵極控制信號(hào)。

5.根據(jù)權(quán)利要求4所述的脈沖產(chǎn)生電路，其中，所述第一邏輯單元包含：

一第一子邏輯單元，耦接所述N型場(chǎng)效晶體管的柵極與所述第一延遲單元，用來產(chǎn)生一第三邏輯信號(hào)以指示所述第二柵極控制信號(hào)與所述第一延遲信號(hào)之間的延遲時(shí)間；以及

一第二子邏輯單元，耦接所述第一延遲單元與所述第一子邏輯單元，用來依據(jù)所述第三邏輯信號(hào)和所述第一延遲信號(hào)產(chǎn)生所述第一柵極控制信號(hào)。

6.根據(jù)權(quán)利要求5所述的脈沖產(chǎn)生電路，其中，所述第一子邏輯單元為一SR鎖存器，設(shè)置輸入端接收所述第二柵極控制信號(hào)，重置輸入端接收所述第一延遲信號(hào)，正相輸出端輸出所述第三邏輯信號(hào)。

7.根據(jù)權(quán)利要求5所述的脈沖產(chǎn)生電路，其中，所述第一子邏輯單元為一D型觸發(fā)器，頻率輸入端接收所述第一延遲信號(hào)，數(shù)據(jù)輸入端耦接一參考電壓電平，設(shè)置輸入端接收所述第二柵極控制信號(hào)，正相輸出端輸出所述第三邏輯信號(hào)。

8.根據(jù)權(quán)利要求4所述的脈沖產(chǎn)生電路，其中，所述第二邏輯單元包含：

一第一子邏輯單元，耦接所述P型場(chǎng)效晶體管的柵極與所述第二延遲單元，用來產(chǎn)生一第三邏輯信號(hào)以指示所述第一柵極控制信號(hào)與所述第二延遲信號(hào)之間的延遲時(shí)間；以及

一第二子邏輯單元，耦接所述第二延遲單元與所述第一子邏輯單元，用來依據(jù)所述第三邏輯信號(hào)和所述第二延遲信號(hào)產(chǎn)生所述第二柵極控制信號(hào)。

9.根據(jù)權(quán)利要求8所述的脈沖產(chǎn)生電路，其中，所述第一子邏輯單元為一SR鎖存器，設(shè)置輸入端接收所述第一柵極控制信號(hào)的反相信號(hào)，重置輸入端接收所述第二延遲信號(hào)的反相信號(hào)，正相輸出端輸出所述第三邏輯信號(hào)的反相信號(hào)。