[發明專利]低功率和基于全數字相位插值器的時鐘和數據恢復結構

有效

• 申請號: 201410096193.5
• 申請日: 2014-03-14
• 公開（公告）號: CN104065376B
• 公開（公告）日: 2017-08-29
• 發明（設計）人: 裵玄民;尹泰勛;李埈榮
• 申請（專利權）人: 吉高迅-萬億廣場韓國有限公司
• 主分類號: H03L7/081
• 分類號: H03L7/081
• 代理公司: 北京三友知識產權代理有限公司11127
• 代理人: 呂俊剛,劉久亮

技術領域

本發明的示例性實施例涉及一種低功率和基于全數字相位插值器(PI，Phase Interpolator)的時鐘和數據恢復(CDR，Clock and Data Recovery)結構。

背景技術

鎖相環路(PLL，Phase-Locked Loop)是一種生成輸出信號的控制系統，所述輸出信號的相位與輸入參考信號的相位相關。PLL是一種包含可變頻率振蕩器(Variable Frequency Oscillator)和鑒相器(Phase Detector)的電子電路。所述電子電路將輸入信號的相位與來自輸出振蕩器的信號的相位進行比較且調整振蕩器的頻率以保持相位匹配。來自鑒相器的信號用于在反饋環路(Feedback Loop)中控制振蕩器。

頻率是相位的時間導數。在鎖定步驟保持輸入和輸出相位意味著在鎖定步驟保持輸入和輸出頻率。因此，PLL可以追蹤輸入頻率，或PLL可以生成是多個輸入頻率的頻率。前一屬性用于解調，后一屬性用于間接頻率合成。

延遲鎖定環路(DLL，Delay-Locked Loop)是類似于PLL的數字電路，主要差異在于缺少被延遲線所替代的內部壓控振蕩器(VCO，Voltage-Controlled Oscillator)。

DLL用于改變時鐘信號(具有周期波形的信號)的相位，通常用于增強集成電路(例如DRAM設備)的時鐘產生數據輸出有效時間特性。DLL也可用于CDR。從外部看，DLL可被視為位于數字電路的時鐘通路的負延遲門(Negative-delay gate)。

發明內容

本發明的示例性實施例公開了一種收發器，所述收發器包括：基于相位旋轉器的延遲鎖定環路和鎖相環路單元，使用用于采樣輸入數據的多相時鐘信號和參考時鐘信號生成針對輸入數據的多路解編數據樣本，和多路復用器，串行所述多路解編數據樣本，其特征在于，使用被所述鎖相環路控制的用于重定時所述采樣輸入數據的第一時鐘信號和被所述延遲鎖定環路控制的第二時鐘信號生成所述多相時鐘信號。

對于所述延遲鎖定環路，所述基于相位旋轉器的延遲鎖定環路和鎖相環路單元包括：多個輸入采樣器，使用所述輸入數據和所述多相時鐘信號生成按時間交叉的所述多路解編數據樣本，控制碼生成單元，生成用于控制所述第二時鐘信號的相位的控制碼，第一相位旋轉器，將所述第一時鐘信號的相位添加至所述第二時鐘信號的相位中或從所述第二時鐘信號的相位中減去所述第一時鐘信號的相位，所述第二時鐘信號的相位使用所述控制碼而被決定，和多個相位插值器，使用所述第一相位旋轉器的輸出生成所述多相時鐘信號。

所述控制碼生成單元包括：相位決定邏輯單元，基于所述第二時鐘信號的相位與所述輸入數據的信號的相位之間的差異生成上升信號或下降信號，和數字環路濾波器，使用所述上升信號或所述下降信號的相位生成所述控制碼并將所述控制碼提供給所述第一相位旋轉器。

對于所述鎖相環路，所述基于相位旋轉器的延遲鎖定環路和鎖相環路單元進一步包括：數字累加器，限制所述第一時鐘信號和所述第二時鐘信號之間的相位差異，和第二相位旋轉器，使用從所述數字累加器輸出的時鐘信號和來自頻率鎖定環路的所述參考時鐘信號生成相位偏移的所述第一時鐘信號。

本發明的一個示例性實施例公開了一種基于相位旋轉器的延遲鎖定環路和鎖相環路裝置，包括：多個輸入采樣器，使用輸入數據和基于第一時鐘信號與第二時鐘信號生成的用于采樣所述輸入數據的多相時鐘信號生成按時間交叉的多路解編數據樣本，控制碼生成單元，生成用于控制所述第二時鐘信號的相位的控制碼，第一相位旋轉器，將所述第一時鐘信號的相位添加至所述第二時鐘信號的相位中或從所述第二時鐘信號的相位中減去所述第一時鐘信號的相位，所述第二時鐘信號的相位使用所述控制碼而被決定，多個相位插值器，使用所述第一相位旋轉器的輸出生成所述多相時鐘信號，數字累加器，限制所述第一時鐘信號和所述第二時鐘信號之間的相位差異，和第二相位旋轉器，使用從所述數字累加器輸出的時鐘信號和來自頻率鎖定環路的參考時鐘信號生成相位偏移的所述第一時鐘信號。

其將被理解為前述的一般性說明和后述的詳細說明是示例性和解釋性的，且目的是提供如本發明所要求的進一步說明。

附圖說明

包含于此用于提供本發明的進一步理解且被編入和構成本說明書一部分的附圖舉例說明了本發明的示例性實施例且與詳細說明一起用于解釋本發明的原理。

圖1示出了根據本發明的一個示例性實施例的串行輸入和串行輸出收發器結構。