[發明專利]連續時間過采樣流水線模擬數字轉換器

有效

• 申請號: 201410095239.1
• 申請日: 2014-03-14
• 公開（公告）號: CN104052482B
• 公開（公告）日: 2018-01-09
• 發明（設計）人: H·施巴塔
• 申請（專利權）人: 亞德諾半導體集團
• 主分類號: H03M1/12
• 分類號: H03M1/12
• 代理公司: 中國國際貿易促進委員會專利商標事務所11038
• 代理人: 郭思宇

技術領域

本申請要求遞交于2013年3月15的序列號為61/791,011的美國臨時申請的優先權，該申請的全部內容特此通過引用合并于本申請中。

背景技術

模擬數字轉換器（ADC）在涉及各領域中的信號處理的應用中具有各種用途，例如，用于與圖像、視頻、音頻、數據存儲和取回有關的處理。

典型的ADC可以具有流水線結構，其在多個級中具有多個采樣保持電路或跟蹤保持（T/H）電路，這使得ADC能夠通過各級對信號進行離散時間處理。隨著ADC在更新的應用中包含更高披露的帶寬要求增加，ADC的采樣率也增加。結果，T/H電路需要穩定的高速度會限制ADC的轉換速度。另外，多個T/H電路及其時鐘驅動器會占用寶貴的電路空間并且增加功耗。

因此，對于通過以連續時間形式執行信號處理以在提高性能的同時降低成本和功率要求來減小T/H電路的改進的ADC存在需求。

附圖說明

圖1示出了根據本公開的實施方案的轉換器的簡化框圖。

圖2示出了根據本公開的實施方案的轉換器級的簡化框圖。

圖3示出了根據本公開的實施方案的轉換器級的簡化框圖。

圖4示出了根據本公開的實施方案的延遲轉換器的簡化框圖。

圖5示出了根據本公開的實施方案的轉換器級的放大器的簡化框圖。

圖6示出了根據本公開的實施方案的轉換器級的簡化框圖。

圖7示出了根據本公開的實施方案的方法。

圖8A-8D示出了根據本公開的實施方案的轉換器級的信號圖。

具體實施方式

根據本發明的示例性實施方案，一種轉換器可以包括串聯連接的多個轉換器級。每個轉換器級可以接收時鐘信號和模擬輸入信號，并且可以產生模擬輸出信號和數字輸出信號。每個轉換器級可以包括產生數字輸出信號的編碼器、產生重構信號的譯碼器、產生延遲信號的延遲轉換器以及產生殘余信號的放大器，其中延遲信號可以是連續電流信號。

根據本發明的轉換器可以包括流水線結構的ADC，其中每個轉換器級可以基于模擬輸入信號來產生粗粒度數字信號。每個轉換器級還可以為流水線中的下一轉換器級產生呈連續時間信號形式而不是離散時間形式的殘余信號。因此，轉換器可以是具有較低功率且更佳的寬帶性能的改進的ADC設計。

圖1示出了根據本公開的實施方案的轉換器100的簡化框圖。

根據實施方案，轉換器100可以包括以流水線形式或級聯構造串聯連接的多個轉換器級110.1-110.N。

每個轉換器級110.1-110.N都可以接收時鐘信號CLK和相應的模擬輸入電壓信號V₀至V_{N-1}，并且可以產生相應的模擬電壓輸出信號V₁至V_N以及相應的數字輸出信號D1<n-1:0>至DN<n-1:0>，其中n可以表示每個轉換器級的位分辨率。雖然在圖1中示出了所有的轉換器級都具有用于數字分辨率的相同的n個位數，但是轉換器級無需具有用于數字分辨率的相同的位數。另外，可以在轉換器中實現多于三個的轉換器級。

換言之，所有的轉換器級可以接收相同的時鐘信號，但是轉換器級可以經由其相應的模擬輸入信號和模擬輸出信號串聯連接或以級聯構造連接。每個轉換器級可以產生相應的數字輸出信號，該數字輸出信號可以組合以形成轉換器100的總數字輸出。

總輸出信號可以基于來自轉換器中的所有轉換器級的所有的數字輸出信號進行重構，并且可表示為：

V_IN(s)=D₁(s)+H^-1(s)D₂(s)+H^-2(s)D₃(s)+H^-3(s)D₄(s)+H^-4(s)D₅(s)+…

其中，如果每個轉換器級都相同，D_x(s)是在頻域中轉換器級x處編碼的數字輸出信號乘以頻域中的一個時鐘的數字模擬轉換器（DAC）波形（正弦波形，其中sinc(t)=sine(t)/t）并且H(s)是延遲轉換器和放大器的組合傳遞函數。如果轉換器級傳遞函數不同，則需要相應地修改等式。