[發明專利]形成HEMT半導體裝置的方法和用于其的結構

在審

• 申請號: 201410093897.7
• 申請日: 2014-03-14
• 公開（公告）號: CN104051517A
• 公開（公告）日: 2014-09-17
• 發明（設計）人: 小J·M·帕西;劉春利;B·帕德瑪納伯翰
• 申請（專利權）人: 半導體元件工業有限責任公司
• 主分類號: H01L29/778
• 分類號: H01L29/778;H01L29/06;H01L21/335
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 劉倜

發明背景

本發明大體涉及電子產品，且更具體來講，涉及半導體、其結構和形成半導體裝置的方法。

在過去，半導體工業利用各種不同的裝置結構和方法以形成高電子遷移率（HEMT）的半導體裝置。一些裝置使用氮化鎵（GaN）作為半導體材料中的一個以實現高遷移率。GaN和其他HEMT裝置結合有在GaN層中的AlGaN/GaN界面區通過應變和極化電荷轉移生成的二維電子氣（2DEG）。

這些現有結構和裝置具有的一個問題是用于絕緣體和/或電介質的材料不具有足夠高的介電常數（k）或經常會在所得到的裝置中形成應力。

因此，需要具有HEMT半導體裝置以及用于其的方法，其包括高介電常數的絕緣體和/或電介質材料并會減少在裝置中的應力。

附圖說明

圖1示出了根據本發明的HEMT半導體裝置的實施方案的一部分的實例的放大平面圖；

圖2示出了根據本發明的HEMT半導體裝置的實施方案的一部分的實例的放大剖視圖；以及

圖3示出了為根據本發明的圖2所示的半導體裝置的替代實施方案的HEMT半導體裝置的實施方案的一部分的實例的放大剖視圖。

為了插圖的簡單和清楚起見，除非另有說明，附圖中的元件不一定要按比例繪制，且不同附圖中的相同參考號表示相同的元件。此外，省略了眾所周知的步驟和內容的描述和細節以實現描述的簡單性。如本文所使用的，載電流電極表示載有通過裝置，如MOS晶體管的柵極或漏極或雙極型晶體管的發射極或集電極或二極管的陰極或陽極的電流的裝置的元件，且控制電極表示控制通過裝置，如MOS晶體管的柵極或雙極型晶體管的基極電流的裝置的元件。雖然在本文中裝置被解釋為某種N-通道或P-通道裝置，或某種N型或P型摻雜區，但是本領域的普通技術人員將會理解也可根據本發明使用互補裝置。本領域的普通技術人員明白導通類型是指通過其發生導通的機制，如通過孔或電子的導通，因此，導通類型不是指摻雜濃度，而是摻雜類型，如P型或N型。本領域的技術人員將理解，如本文所使用的涉及電路運行的詞語在……期間、當……的時候和在……的時候并不是表示在進行開始動作的同時發生一個動作的準確的術語，反而其中可能會出現一些小的但卻合理的延遲，如開始動作引起的反應之間的各種傳播延遲。此外，術語當……的時候表示某個動作至少發生在開始動作的持續時間中的某個部分中。詞語大約或大致的使用表示元件的值具有預期會接近設定值或位置的參數。但是，如在本領域中所公知的，總會存在阻止值或位置與設定的完全相同的小差異。在本領域中公認的是多達至少為百分之十（10%）（以及多達百分之二十（20%）的半導體摻雜濃度）的差異是相對于完全如本文所述的理想目標的合理差異。在權利要求和/或在具體實施方式中的術語第一、第二、第三等，如在元件名稱的一部分中所使用的，是用于區別類似的元件且不一定是以等級或任何其他方式按時間和空間描述順序。應理解的是這樣使用的術語在適當的情況下是可以互換的，且本文所述的實施方案能夠以不同于本文所述或所述順序的其他順序而進行操作。為清楚起見，裝置結構的摻雜區被示為具有大致為直線的邊緣和具有精確角度的角。然而，那些熟練的技術人員要理解，由于摻雜劑和擴散和激活，摻雜區的邊緣通常可能不是直線且角可能不具有精確的角度。

此外，該描述闡明了蜂窩式設計(其中的本體區為多個蜂窩區)而不是單體設計（其中本體區包括以細長的方式，通常是蜿蜒的方式形成的單個區域）。然而，該描述旨在可同時適用于蜂窩式實施方式和單基實施方式。

具體實施方式

圖1示出了具有改善的隔離的HEMT半導體裝置的實施方案的一部分的實例的放大平面圖。在一個非限制性示例實施方案中，HEMT半導體裝置為具有改善的隔離的HEMT晶體管10，其能夠承受在晶體管10的電極之間施加的大于約100伏（100V）的差分電壓。在一些實施方案中，晶體管10能夠承受大于600伏（600V）且高達幾千伏的電壓，如在一些實施方案中承受高達3000伏（3000V）的電壓。晶體管10包括有源區域或有源區29，其通常以箭頭表示；以及位于區域29之外的無源區域。

圖2示出了沿圖1的剖面線2-2的晶體管10的實施方案的一部分的實例的放大剖視圖。該描述參照了圖1和圖2。晶體管10形成在半導體襯底11上。襯底11通常具有多層。在一個實施方案中，襯底11包括大塊襯底13，在其上形成有覆在襯底13上的多個半導體層。襯底13可以是許多不同的大塊襯底中的一個，該大塊襯底包括硅、絕緣體上的硅（SOI）、化合物半導體材料如任何第III-V或II-VI族的材料、陶瓷、金屬或各種其他襯底材料。