[發(fā)明專利]在協(xié)同設(shè)計(jì)的處理器中創(chuàng)建隔離執(zhí)行環(huán)境

在審

• 申請(qǐng)?zhí)枺?/td>: 201410088411.0
• 申請(qǐng)日: 2014-03-11
• 公開(kāi)（公告）號(hào): CN104050010A
• 公開(kāi)（公告）日: 2014-09-17
• 發(fā)明（設(shè)計(jì)）人: K·山田;P·R·山姆蓋弗拉于坦;S·D·羅杰斯;B·E·亨特利;J·D·小比內(nèi);B·塔米爾
• 申請(qǐng)（專利權(quán)）人: 英特爾公司
• 主分類號(hào): G06F9/455
• 分類號(hào): G06F9/455;G06F21/57
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司 31100
• 代理人: 毛力

1.一種用于執(zhí)行二進(jìn)制轉(zhuǎn)換的處理器，包括：

用于執(zhí)行第一指令集架構(gòu)（ISA）的指令的第一核；

用于執(zhí)行第二ISA的指令的第二核，所述第二核與所述第一核不對(duì)稱；以及

用于對(duì)軟件棧而言由所述處理器透明地控制的二進(jìn)制轉(zhuǎn)換容器，所述二進(jìn)制轉(zhuǎn)換容器包括二進(jìn)制轉(zhuǎn)換引擎，所述二進(jìn)制轉(zhuǎn)換引擎用于接收代碼段、生成所述代碼段的二進(jìn)制轉(zhuǎn)換、以及將所述二進(jìn)制轉(zhuǎn)換儲(chǔ)存在轉(zhuǎn)換高速緩存中，所述二進(jìn)制轉(zhuǎn)換包括用于對(duì)在所述第二ISA中不可用的所述第一ISA的指令進(jìn)行仿真的至少一個(gè)仿真例程，其中所述第二核用于執(zhí)行所述二進(jìn)制轉(zhuǎn)換。

2.如權(quán)利要求1所述的處理器，其特征在于，所述至少一個(gè)仿真例程用于啟用所述第二核執(zhí)行指令以對(duì)第一向量操作數(shù)執(zhí)行操作，其中所述第二核的數(shù)據(jù)路徑的寬度小于所述第一向量操作數(shù)的寬度。

3.如權(quán)利要求1所述的處理器，其特征在于，所述處理器對(duì)包括所述代碼段的應(yīng)用程序進(jìn)行概況分析，并響應(yīng)于所述概況分析來(lái)使得所述二進(jìn)制轉(zhuǎn)換引擎生成所述二進(jìn)制轉(zhuǎn)換。

4.如權(quán)利要求1所述的處理器，其特征在于，所述處理器包括包含多個(gè)條目的映射表，每一條目將本機(jī)代碼段與二進(jìn)制轉(zhuǎn)換代碼段進(jìn)行關(guān)聯(lián)。

5.如權(quán)利要求4所述的處理器，其特征在于，所述處理器用于訪問(wèn)所述映射表并且用于在所述映射表包括將所述代碼段與所述二進(jìn)制轉(zhuǎn)換相關(guān)聯(lián)的條目的情況下在遇到所述代碼段的入口點(diǎn)時(shí)執(zhí)行所述二進(jìn)制轉(zhuǎn)換代替所述代碼段。

6.如權(quán)利要求1所述的處理器，其特征在于，所述二進(jìn)制轉(zhuǎn)換引擎包括用于使得所述二進(jìn)制轉(zhuǎn)換代替所述代碼段被執(zhí)行的定向邏輯。

7.如權(quán)利要求1所述的處理器，其特征在于，所述第二核具有比所述第一核更低的功耗水平。

8.一種用于執(zhí)行二進(jìn)制轉(zhuǎn)換的方法，包括：

接收在處理器的二進(jìn)制轉(zhuǎn)換代理中執(zhí)行第一代碼段的二進(jìn)制轉(zhuǎn)換的指令；

生成所述第一代碼段的所改動(dòng)的代碼段，所述所改動(dòng)的代碼段包括用于當(dāng)在所述處理器的不支持第一指令集架構(gòu)（ISA）的第一指令的核上執(zhí)行第一指令時(shí)對(duì)所述第一指令進(jìn)行仿真的第一例程；

將所改動(dòng)的代碼段儲(chǔ)存在改動(dòng)高速緩存存儲(chǔ)器中；以及

對(duì)所述處理器編程以在遇到所述第一代碼段的入口點(diǎn)時(shí)啟用所述核來(lái)執(zhí)行所改動(dòng)的代碼段代替所述第一代碼段。

9.如權(quán)利要求8所述的方法，其特征在于，所述二進(jìn)制轉(zhuǎn)換代理對(duì)在所述處理器上執(zhí)行的軟件棧而言是透明的。

10.如權(quán)利要求8所述的方法，其特征在于，還包括將條目?jī)?chǔ)存在映射表中來(lái)將所述入口點(diǎn)關(guān)聯(lián)到所述改動(dòng)高速緩存存儲(chǔ)器中的所改動(dòng)的代碼段的位置。

11.如權(quán)利要求8所述的方法，其特征在于，還包括將條目?jī)?chǔ)存在映射表中以使得所述核執(zhí)行第二所改動(dòng)的代碼段而不執(zhí)行第二代碼段，其中所述第二代碼段包括熱點(diǎn)。

12.如權(quán)利要求8所述的方法，其特征在于，還包括將條目?jī)?chǔ)存在映射表中以使得所述核執(zhí)行第三所改動(dòng)的代碼段而不執(zhí)行第三代碼段，其中所述第三代碼段包括自修改代碼。

13.一種用于執(zhí)行二進(jìn)制轉(zhuǎn)換的處理器，包括：

包括用于生成第一代碼段的二進(jìn)制轉(zhuǎn)換并將所述二進(jìn)制轉(zhuǎn)換儲(chǔ)存在轉(zhuǎn)換高速緩存中的代碼的二進(jìn)制轉(zhuǎn)換（BT）容器裝置；

用于管理所述BT容器裝置并用于標(biāo)識(shí)所述第一代碼段的主機(jī)實(shí)體裝置；以及

用于將所述BT容器裝置與軟件棧隔離的保護(hù)裝置，所述軟件棧包括虛擬機(jī)監(jiān)視器（VMM）層、操作系統(tǒng)（OS）層、以及應(yīng)用層，其中所述BT容器裝置對(duì)所述軟件棧而言是透明的。

14.如權(quán)利要求13所述的處理器，其特征在于，所述保護(hù)裝置包括用于存儲(chǔ)標(biāo)識(shí)所述BT容器裝置的位置的范圍值的至少一個(gè)寄存器。

15.如權(quán)利要求13所述的處理器，其特征在于，所述主機(jī)實(shí)體裝置用于使得所述處理器的狀態(tài)被儲(chǔ)存在第一狀態(tài)存儲(chǔ)中以及用于在進(jìn)入BT調(diào)用時(shí)將儲(chǔ)存在所述BT容器裝置的BT狀態(tài)存儲(chǔ)中的BT狀態(tài)加載到所述處理器中。