[發(fā)明專利]非易失性位單元陣列中的信號電平轉換有效
| 申請?zhí)枺?/td> | 201410085138.6 | 申請日: | 2014-01-28 |
| 公開(公告)號: | CN103971741B | 公開(公告)日: | 2019-10-08 |
| 發(fā)明(設計)人: | S·C·巴特林;S·康納 | 申請(專利權)人: | 德克薩斯儀器股份有限公司 |
| 主分類號: | G11C16/06 | 分類號: | G11C16/06 |
| 代理公司: | 北京紀凱知識產權代理有限公司 11245 | 代理人: | 趙蓉民 |
| 地址: | 美國德*** | 國省代碼: | 美國;US |
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| 摘要: | |||
| 搜索關鍵詞: | 非易失性位 單元 陣列 中的 信號 電平 轉換 | ||
本發(fā)明涉及非易失性位單元陣列中的信號電平轉換。一種片上系統(tǒng)(SoC)包括被配置為在較低電源電壓上工作的一個或更多個核邏輯塊和被配置為在較高電源電壓上工作的存儲器陣列。存儲器中的每個位單元具有串聯(lián)連接在第一板線和第二板線之間的兩個鐵電電容器以形成節(jié)點Q。響應于較低電源電壓通過激活寫驅動器以提供數(shù)據位電壓,從而將數(shù)據位電壓傳輸?shù)焦?jié)點Q。通過激活耦合至所選位單元的節(jié)點Q上的感測放大器以使感測放大器感測所述節(jié)點Q上的數(shù)據位電壓,并將節(jié)點Q上的數(shù)據位電壓提高到所述較高電源電壓作為響應,從而升高節(jié)點Q上的數(shù)據位電壓。
技術領域
本發(fā)明一般涉及非易失性存儲器單元及其在系統(tǒng)中的應用,并且具體地,涉及與邏輯陣列結合以提供非易失性邏輯模塊。
背景技術
很多便攜式電子設備如便攜式電話、數(shù)碼相機/可攜式攝像機、個人數(shù)字助理、膝上型計算機以及視頻游戲機都靠電池工作。在非活動期間,該設備可以不執(zhí)行處理操作并且可被設置為斷電或待機電源模式以省電。提供給電子設備內的一部分邏輯的電力在低功耗待機電源模式中可被關閉。然而,待機電源模式期間泄漏電流的存在對設計便攜式的、電池供電的設備提出挑戰(zhàn)。數(shù)據保持電路如設備內的觸發(fā)器和/或鎖存器可被用來在設備進入待機電源模式之前存儲狀態(tài)信息以用于后續(xù)使用。數(shù)據保持鎖存器,也可被稱作影子鎖存器或氣球鎖存器,通常由單獨的“永遠開啟”電源供電。
用于減少非活動期間的泄漏電流的一種已知技術利用多閾值CMOS(MTCMOS)技術來實現(xiàn)影子鎖存器。在這種方法中,影子鎖存器利用厚的柵極氧化物晶體管和/或高閾值電壓(Vt)晶體管減少待機電源模式中的泄漏電流。在正常操作期間(例如,有效電源模式期間),影子鎖存器通常與其它電路斷開以保持系統(tǒng)性能。為了在“主從”觸發(fā)器拓撲中保持數(shù)據,第三鎖存器,例如影子鎖存器,可被加到主鎖存器和從鎖存器中用于數(shù)據保持。在其它情況中,從鎖存器可被配置以在低功率操作期間作為保持鎖存器工作。然而,仍然需要一些電力來保持保存的狀態(tài)。例如,參看美國專利7639056,“Ultra Low Area OverheadRetention Flip-Flop for Power-Down Applications(用于斷電應用的超低面積開銷的保持觸發(fā)器)”。
片上系統(tǒng)(SoC)是現(xiàn)在一個經常使用的概念;其基本方法是將越來越多的功能集成到給定設備。這種集成能夠采用硬件或軟件解決方案的形式。通常通過增加的時鐘速率和更高級的過程節(jié)點來獲得性能改進。許多SoC設計將各種外圍設備和存儲器電路與微處理器核或多核配對。
能量收集,也被稱為功率收集或能量尋找,是通過其從外部源獲得、捕獲、以及存儲能量的過程,用于小型、無線獨立設備,如在可穿戴電子產品和無線傳感器網絡中使用的那些設備。收集的能量可來自各種源,例如:太陽能、熱能、風能、鹽度梯度和動能等。然而,典型的能量收集器為低能量電子產品提供非常少量的動力。能量收集器的能量源作為周圍背景存在并且可用于使用。例如,溫度梯度存在于內燃機的運行和城市中;由于無線電和電視廣播,環(huán)境中存在大量的電磁能量,等等。
發(fā)明內容
附圖說明
現(xiàn)在僅通過實例并參考附圖描述根據本發(fā)明的具體實施例:
圖1是包括本發(fā)明實施例的片上系統(tǒng)(SoC)的一部分的功能性框圖;
圖2是用于圖1的SoC中的一個觸發(fā)器云的更詳細的框圖;
圖3是圖示鐵電電容器呈現(xiàn)的極性滯后的曲線圖;
圖4-7是示出鐵電非易失性位單元的一個實施例的原理圖和時序圖;
圖8-9是示出鐵電非易失性位單元的另一個實施例的原理圖和時序圖;
圖10是示出用于圖1的SoC中的NVL陣列的框圖;
圖11A和圖11B是用于圖10的NVL陣列中的輸入/輸出電路的更詳細的原理圖。
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