[發明專利]多軸運動卡控制系統的控制方法在審
| 申請號: | 201410084251.2 | 申請日: | 2014-03-07 |
| 公開(公告)號: | CN103941649A | 公開(公告)日: | 2014-07-23 |
| 發明(設計)人: | 李松;高選全;黃水永;莫廣鋒;吳杰文 | 申請(專利權)人: | 東莞市升力智能科技有限公司 |
| 主分類號: | G05B19/414 | 分類號: | G05B19/414 |
| 代理公司: | 北京信慧永光知識產權代理有限責任公司 11290 | 代理人: | 周詳 |
| 地址: | 523808 廣東省東莞市松山湖高新技術*** | 國省代碼: | 廣東;44 |
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| 摘要: | |||
| 搜索關鍵詞: | 運動 控制系統 控制 方法 | ||
技術領域
本發明涉及機械自動化技術領域,尤其涉及一種多軸運動卡控制系統的控制方法。
背景技術
運動控制器是數控系統的核心,對其運算性能、實時性及穩定性有很高的要求。典型的DSP+FPGA架構運動控制系統結構包括上位機、PCI總線、運動控制卡、輸入輸出設備、驅動器、電機等。該結構中,運動控制卡通過PCI總線與上位機相連,上位機通過PCI驅動程序實現對運動控制卡的各種操作。上位機負責用戶的輸入輸出,將用戶輸入指令通過PCI驅動發送給運動控制卡內部寄存器,然后,再由運動控制卡內部算法對用戶輸入的數據進行處理,并最終通過輸出脈沖來實現對電機的控制。同時,電機、驅動器的狀態信息會通過PCI驅動從運動控制卡反饋給上位機用戶,并在上位機界面顯示出來,從而實現對運動的監控。
數字信號處理器(DSP)擅長浮點運算,其基于流水線和哈佛結構的特點保證了運算的速度,但DSP是串行控制的,對于多軸聯動的并行控制邏輯無能為力。FPGA具有優秀的并行化處理功能,系統時鐘高,但處理浮點數據能力不強。綜合以上分析,硬件結構采用DSP+FPGA的方案,能夠解決上述問題。其中數字信號處理器(DSP)主要負責速度規劃、插補以及閉環控制等核心算法以及任務調度控制,FPGA并行控制各軸的邏輯和脈沖的發送等任務。
根據DSP功能需求分析,DSP系統內要實現的功能比較多,需要合理的分配DSP的軟硬件資源。在選擇應用程序的結構時,主要是傳統的主函數循環軟件結構和基于多線程的軟件結構。傳統的主函數循環結構一方面不能保證多任務下的實時性的要求,另一方面是在算法開發過程中較難體現模塊化的設計思想,在算法設計方面缺乏靈活性,使開發人員在開發過程中要兼顧算法及程序結構的問題,不利于軟件的更新和升級。現在市場上很多產品都只是4軸或8軸的運動控制卡,控制軸數偏少,使用成本相應偏高;同時,很少運動控制卡帶非運動控制功能,非運動控制功能和運動控制功能相互獨立,集成度不高;運動控制卡底層框架實現方式多采用順序執行和多任務執行方式,系統調度合理性和運行高速性有待提高。
發明內容
本發明所要解決的技術問題是提供一種多軸運動卡控制系統的控制方法,所述方法提高了系統運行效率,以及數據處理的效率,并有效確保了系統運行的高效性和數據的連續性。
為解決上述技術問題,本發明所采取的技術方案是:一種多軸運動卡控制系統的控制方法,其特征在于包括以下步驟:
(1)用戶通過上位機向運動控制卡中的DSP發送指令,發送的指令通過接口傳輸到FPGA中的FIFO或DPRAM緩存區,其中普通指令通過FIFO傳輸,緊急指令通過DPRAM通道傳輸;
(2)DSP中的指令通信模塊定時掃描FPGA中的FIFO和DPRAM緩沖區,優先掃描DPRAM緩沖區,后掃描FIFO緩存區,并把各自掃描到的指令數據分別存放到緊急指令環形隊列和普通指令環形隊列中;
(3)指令解析模塊讀取指令時,優先讀取緊急指令環形隊列中的指令,若有緊急指令需要執行則先讀取緊急指令,若緊急指令緩存無指令,則讀取普通指令環形隊列;
(4)從環形隊列中取出指令后,對指令進行解析,若是運動指令,則傳送給速度規劃模塊和插補模塊處理,若是非運動指令,則根據指令信息進行參數設置或者參數獲取或I/O操作;
(5)速度規劃模塊和插補模塊根據運動類型和參數計算出各軸的速度值,并將該速度值傳送給軸脈沖輸出模塊,軸脈沖輸出模塊通過脈沖發送模塊輸出脈沖命令給伺服驅動器,控制各軸運動。
優選的,在進行步驟(5)控制時,對于開環系統,各軸速度直接由脈沖命令發送模塊發送到FPGA的控制寄存器中;對于閉環系統,各軸速度先經過閉環控制后再由脈沖命令發送模塊發送到FPGA的控制寄存器中,FPGA根據每周期的速度控制伺服驅動器。
優選的,在進行步驟(5)的同時,DSP中的狀態信息反饋模塊定時將系統的狀態傳送給FPGA中的DPRAM,然后PFGA將系統的狀態信息通過PCI橋或RS485接口發給上位機,實現實時監控功能。
優選的,在步驟(1)中發送的指令通過PCI橋或RS485接口傳輸到FPGA中的FIFO或DPRAM緩存中。
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