[發(fā)明專利]延時選擇器

有效

• 申請?zhí)枺?/td>: 201410083003.6
• 申請日: 2014-03-07
• 公開（公告）號: CN104900260B
• 公開（公告）日: 2018-08-24
• 發(fā)明（設計）人: 宋丹;郝軍明;潘勁東;史增博;陳雙文
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: G11C11/4193
• 分類號: G11C11/4193
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

本發(fā)明揭示了一種延時選擇器，所述延時選擇器包括第一連接端、第二連接端以及n個延時單元，每一所述延時單元分別選擇性連接所述第一連接端和第二連接端；所述延時選擇器還包括選擇互連層，所述選擇互連層位于所述延時單元的上層互連層，通過所述選擇互連層實現(xiàn)所述延時單元的選擇性連接，實現(xiàn)所述第一連接端和第二連接端之間接入m個所述延時單元。本發(fā)明的所述延時選擇器通過對后段版圖(所述選擇互連層)的設計，不需要增加新的版圖，只需改變后段低成本的光罩，通過改變所述選擇互連層來實現(xiàn)不同所述延時單元的接入，實現(xiàn)靈活可變多階延時修整，并提高了延時精度，同時降低了成本。

技術領域

本發(fā)明涉及半導體技術領域，特別是涉及一種延時選擇器。

背景技術

在靜態(tài)隨機存儲芯片設計初期，設計人員需要改變反饋路徑中的延遲選項來調制單路性能，來滿足設計的期望。存儲器編譯器(Memory Compiler)，特別是高性能定制包(PEK)的設計要滿足當前高速大容量存儲陣列的要求，因此，需要提供精確的延遲修整技術方案，給電路設計更多空間。

對于片上系統(tǒng)中內嵌的靜態(tài)隨機存儲器件，其周圍的支援電路對其性能影響不可忽視，同時工藝條件也會因滿足系統(tǒng)不同部分的性能而作出取舍，片上系統(tǒng)內置精確可變的延遲系統(tǒng)可以有效地根據(jù)實際情況調整，得到最優(yōu)性能的產品。

因此，為了保證集成電路產品在市場上的競爭力，精確可變的延遲修整方案已是一個必然選項。

在現(xiàn)有技術的延遲修整方案中，可控的延遲設計單元已經(jīng)被廣泛應用，通常的做法是由芯片外置管腳或者內部寄存器作為輸入，經(jīng)過一個多選項解碼電路選擇延遲單元，解碼電路的每個輸出都對應一個特定的延遲單元。然而，這種方案引入解碼電路，增加了版圖，同時導致了額外難以精確估計的延遲。

發(fā)明內容

本發(fā)明的目的在于，提供一種延時選擇器，可以精確延遲，并節(jié)約成本。

為解決上述技術問題，本發(fā)明提供一種延時選擇器，所述延時選擇器包括第一連接端、第二連接端以及n個延時單元，每一所述延時單元分別選擇性連接所述第一連接端和第二連接端；

所述延時選擇器還包括選擇互連層，所述選擇互連層位于所述延時單元的上層互連層，通過所述選擇互連層實現(xiàn)所述延時單元的選擇性連接，實現(xiàn)所述第一連接端和第二連接端之間接入m個所述延時單元，其中，n≥2，0≤m≤n。

進一步的，所述選擇互連層包括第一選擇互連線、第二選擇互連線以及選擇通孔，所述第二選擇互連線位于所述第一選擇互連線的上層互連層，所述選擇通孔用于連接所述第一選擇互連線和第二選擇互連線。

進一步的，所述第一選擇互連線包括第一互連線、第二互連線、第三互連線，所述第一互連線、第二互連線、第三互連線在第一方向上依次排列；

n個所述延時單元位于所述第二互連線、第三互連線之間，并在第二方向上依次排列；

所述第二選擇互連線包括一短接線以及n組連接線，所述短接線跨越所述第一互連線、第二互連線、第三互連線之上，所述n組連接線分別用于將n個所述延時單元與所述第一連接線、第二互連線、第三互連線連接；

所述第一互連線的一端連接所述第一連接端，所述第三互連線的一端連接所述第二連接端。

進一步的，所述延時選擇器還包括n組連接通孔，所述n組連接通孔用于連接所述n組連接線與所述n個延時單元，將所述n個延時單元連接到所述n組連接線中。

進一步的，所述延時選擇器包括兩個所述選擇通孔，所述兩個選擇通孔分別用于連接所述第一互連線與短接線、所述第三互連線與短接線。

進一步的，所述延時選擇器包括多個所述選擇通孔，所述多個所述選擇通孔連接所述第二互連線與短接線，并選擇性連接所述第一互連線與所述n組連接線、所述第三互連線與所述n組連接線。