[發明專利]用于存儲器操作綁定的裝置和方法

有效

• 申請號: 201410082072.5
• 申請日: 2014-03-07
• 公開（公告）號: CN104035895B
• 公開（公告）日: 2018-01-02
• 發明（設計）人: R·蘇德哈喀
• 申請（專利權）人: MIPS技術公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 中國國際貿易促進委員會專利商標事務所11038
• 代理人: 羅銀燕

相關申請的交叉引用

本申請要求2013年3月7日提交的美國專利申請No.13/789,394的優先權，其內容通過引用融合于此。

技術領域

本發明一般涉及計算機架構。更具體地，本發明涉及具有存儲器操作綁定（bonding）的處理器架構。

背景技術

高性能處理器通常每個周期需要發布多于一個的加載或存儲指令。這要求許多硬件資源，諸如指令調度器、數據緩沖器、轉換后備緩沖器（TLB）以及數據緩存器中的復制標簽/數據存儲器，這推高了功率消耗和面積需求，這是有問題的。這在任何微處理器中都是有問題的，而且在諸如嵌入式處理器或服務器機器的功率受限應用中尤其是有問題的。

大多數超標量處理器具有三個或者四個處理通道，即，它們每個周期可調度三至四個指令。大約40%的指令可以是存儲器操作。因此，跨越多個處理通道的存儲器操作的優化可導致顯著的效率。

發明內容

一種處理器被配置為評估存儲器操作綁定標準，以選擇性地識別存儲器訪問計劃內的存儲器操作綁定機會。響應于所述存儲器操作綁定機會，合并的存儲器操作被創建，以形成具有加速的存儲器訪問的修改的存儲器訪問計劃。

一種非暫時的計算機可讀存儲介質包括可執行指令以限定處理器，所述處理器被配置為評估存儲器操作綁定標準，以選擇性地識別存儲器訪問計劃內的存儲器操作綁定機會。響應于所述存儲器操作綁定機會，合并的存儲器操作被創建，以形成具有加速的存儲器訪問的修改的存儲器訪問計劃。

附圖說明

連同以下與附圖結合的詳細描述，本發明被更充分地理解，其中：

圖1說明了根據本發明的實施例配置的處理器。

相同的附圖標記在數個附圖的示圖中指對應的部分。

具體實施方式

圖1說明了根據本發明的實施例配置的處理器100。處理器100實現了本文所描述的存儲器綁定操作。特別地，處理器實現了相鄰存儲器操作的運行時間綁定，以從非SIMD指令集中有效地形成單指令多數據（SIMD）指令。這促進了更寬和更少的存儲器訪問。

處理器100包括：總線接口單元102，其連接到指令提取單元104。指令提取單元104從指令緩存器110中檢索出指令。存儲器管理單元108為指令提取單元104提供虛擬地址到物理地址轉換。存儲器管理單元108還為存儲器管道（加載-存儲單元）120提供加載（load）和存儲數據引用（reference）轉換。

提取的指令應用于指令緩沖器106。解碼器112訪問指令緩沖器106。解碼器112被配置為實現動態的存儲器操作綁定。解碼器112將被解碼的指令應用于功能單元，諸如協處理器114、浮點單元116、算數邏輯單元（ALU）118或者存儲器120管道，其處理加載和存儲地址以訪問數據緩存器122。

解碼器112被配置為使得在指令解碼之后多個存儲器操作（對于相鄰位置）被“綁定”或者耦合在一起。被綁定的存儲器操作在其生命期期間作為一個實體（entity）在機器的核（core）中執行。例如，兩個32比特的加載可被綁定成一個64比特的加載。綁定的操作要求更寬的數據通路（例如，64比特而不是32比特），其可以是已經駐留在機器上。即使更寬的通道不可用，兩個32比特的存儲器管道也比一個64比特操作極大地減少面積和功率。因此，本發明形成具有加速的存儲器訪問的修改的存儲器訪問計劃。該加速的訪問可源于比由原始的存儲器訪問計劃所利用的數據通道更寬的數據通道。可替代地，加速的訪問可源于管道式（pipelined）的存儲器訪問。例如，存儲器管道120可利用64比特通道以訪問數據緩存器122。可替代地，存儲器管道120可利用至數據緩存器122的管道式的存儲器訪問。

因此，本發明允許創建高性能的機器，與已知的現有技術相比，該機器仍然是非常高效的。在某種意義上，這種將多個存儲器操作綁定成一個更寬的操作可以被認為是從非SIMD指令流來動態地創建SIMD指令。換句話說，SIMD功能不是通過指令集或者計算機架構來設想。相反，SIMD類型的機會在不具有SIMD指令的代碼庫（code base）中被識別，并且不以其它方式設想SIMD功能。