[發明專利]用于減少采樣電路時序不匹配的裝置和方法

有效

• 申請號: 201410081559.1
• 申請日: 2014-03-07
• 公開（公告）號: CN104038219B
• 公開（公告）日: 2017-10-27
• 發明（設計）人: L·A·辛格;S·德瓦拉簡
• 申請（專利權）人: 美國亞德諾半導體公司
• 主分類號: H03M1/06
• 分類號: H03M1/06
• 代理公司: 中國國際貿易促進委員會專利商標事務所11038
• 代理人: 金曉

1.一種用于生成相對于彼此同步以減少采樣多個模擬信號通道的時序不匹配的多個采樣時鐘的電路，所述電路包括：

第一電路，其被配置以接收多個輸入信號并把所述多個采樣時鐘的每個采樣時鐘選擇性設置為第一輸出狀態，其中當所述多個輸入信號的選定輸入被設置為第一輸入狀態時，所述多個采樣時鐘的選定采樣時鐘被設置為所述第一輸出狀態；和

第二電路，其被配置以接收輸入時鐘信號并通過公共路徑使所述多個采樣時鐘中每一個過渡到第二輸出狀態，其中所述選定采樣時鐘是響應于所述輸入時鐘信號從第一時鐘狀態過渡到第二時鐘狀態而通過所述公共路徑從所述第一輸出狀態過渡到所述第二輸出狀態。

2.如權利要求1所述的電路，其中所述采樣時鐘中每一個的所述第一輸出狀態具有電壓電平，且所述第一電路包括至少一個升壓電路，所述至少一個升壓電路被配置以提升所述采樣時鐘中每一個的所述第一輸出狀態的所述電壓電平。

3.如權利要求1所述的電路，其還包括：采樣電路，所述采樣電路包括接收所述多個采樣時鐘的多個采樣通道，所述采樣電路被配置以當所述選定采樣時鐘從所述第一輸出狀態過渡到所述第二輸出狀態時從所述多個采樣通道的選定通道生成樣本。

4.如權利要求3所述的電路，其中所述多個采樣時鐘中每一個的所述第一輸出狀態具有電壓電平，且所述第一電路包括至少一個升壓電路，所述至少一個升壓電路被配置以提升所述多個采樣時鐘中每一個的所述第一輸出狀態的所述電壓電平來把所述采樣電路中的至少一個開關驅動到接通狀態。

5.如權利要求1所述的電路，其中所述選定輸入包括在所述第一電路和所述第二電路接收的選定輸入，且所述第二電路還包括多個開關，每個開關對應于所述多個采樣時鐘中的一個采樣時鐘，且每個開關被配置以當所述多個輸入信號的選定輸入被設置為所述第一輸入狀態時通過其對應的開關把每個采樣時鐘選擇性地連接到第一節點，且當所述輸入時鐘信號被設置為所述第二時鐘狀態時，所述選定采樣時鐘通過所述公共路徑過渡到所述第二輸出狀態。

6.如權利要求5所述的電路，其中在所述第一電路接收的所述選定輸入和在所述第二電路接收的所述選定輸入各自包括所述多個輸入信號的相同的輸入。

7.如權利要求5所述的電路，其中所述多個開關包括多個第一開關，且所述公共路徑包括耦接在所述第一節點和保持在所述第二輸出狀態的第二節點之間的第二開關，所述第二開關被配置以響應于所述輸入時鐘信號從所述第一時鐘狀態過渡到所述第二時鐘狀態而把所述第一節點連接到所述第二節點。

8.如權利要求7所述的電路，其中所述多個采樣時鐘中每一個的所述第一輸出狀態具有電壓電平，且所述第一電路包括多個上拉升壓電路，每個上拉升壓電路被配置以把所述多個采樣時鐘的對應一個采樣時鐘的所述第一輸出狀態的所述電壓電平設置為提升的電壓電平，且所述第一電路還包括多個下拉路徑，每個下拉路徑與所述多個第一開關的開關相關，其中當在所述第二電路接收的所述選定輸入被設置為所述第一輸入狀態時，所述選定采樣時鐘通過選定下拉路徑和并行選定第一開關連接到所述第一節點。

9.如權利要求1所述的電路，其中所述第一電路還包括上拉電路，以當所述選定輸入被設置為所述第一輸入狀態且所述輸入時鐘信號在所述第一時鐘狀態時把所述多個采樣時鐘的所述選定采樣時鐘設置為所述第一輸出狀態。