[發明專利]秒脈沖守時補償電路及方法

有效

• 申請號: 201410069120.7
• 申請日: 2014-02-27
• 公開（公告）號: CN103795522B
• 公開（公告）日: 2017-03-01
• 發明（設計）人: 曾勤波;李軍
• 申請（專利權）人: 四川九洲電器集團有限責任公司
• 主分類號: H04L7/033
• 分類號: H04L7/033
• 代理公司: 北京萬慧達知識產權代理有限公司11111
• 代理人: 段曉玲,楊穎

1.一種秒脈沖守時補償電路，其特征在于，所述電路包括：授時接收機、晶體振蕩器、分頻處理單元、第一計數器、第二計數器和比較器；其中，

所述授時接收機接收授時源發來的時間信息并向所述第一計數器提供標準秒信號；

所述晶體振蕩器為所述分頻處理單元、所述第一計數器和所述第二計數器提供系統晶振信號；

所述分頻處理單元對所述系統晶振信號進行處理，為所述第一計數器和所述第二計數器提供整形秒信號；

所述第一計數器在所述整形秒信號的使能下對所述系統晶振信號進行計數，隨后在所述標準秒信號的控制下停止并鎖存計數；

所述第二計數器在所述整形秒信號的使能下對所述系統晶振信號進行計數；

所述比較器實時對所述第一計數器和所述第二計數器中的計數值進行比較，當兩計數值相等時輸出守時補償后的秒脈沖信號，該秒脈沖信號同時對所述分頻處理單元和所述第二計數器進行復位。

2.根據權利要求1所述的電路，其特征在于，所述電路還包括：MCU和FPGA，其中，

所述MCU從所述授時接收機獲取時間信息，根據所述時間信息向所述FPGA提供初始時間控制本機的同步；

所述FPGA根據本機的同步標志判斷是否進行補償，并在確定補償時同步所述標準秒信號和所述整形秒信號。

3.一種秒脈沖守時補償方法，其特征在于，所述方法包括步驟：

接收授時源發來的時間信息并進行同步；

生成整形秒信號，利用整形秒信號對第一計數器和第二計數器使能；

接收授時源發來的標準秒信號，利用標準秒信號停止所述第一計數器；

實時比較所述第一計數器與所述第二計數器的計數值，當兩計數值相等時輸出守時補償后的秒脈沖信號，并利用該秒脈沖信號對所述第二計數器進行復位并重新生成所述整形秒信號。

4.根據權利要求3所述的方法，其特征在于，所述同步包括步驟：

授時接收機根據接收的時間信息同步于授時源并自動校準自身時間；

MCU接收到所述授時接收機的同步標志后再次向所述授時接收機獲取時間信息，校準FPGA的初始時間并發送本機的同步標志；

FPGA根據所述本機的同步標志判斷是否進行補償，并在確定補償時同步所述標準秒信號和所述整形秒信號。

5.根據權利要求3所述的方法，其特征在于，所述整形秒信號通過適當減少本機秒信號的分頻計數值的方式得到。

6.根據權利要求3所述的方法，其特征在于，所述第一計數器和所述第二計數器的初始計數值設置為不同數值。

7.根據權利要求3所述的方法，其特征在于，所述對所述第二計數器進行復位表示清零計數值并等待下次整形秒信號的使能以重新開始計數。

8.根據權利要求5所述的方法，其特征在于，經過所述適當減少后的所述整形秒信號周期小于所述標準秒信號周期。