[發(fā)明專利]模/數(shù)轉(zhuǎn)換器及模/數(shù)轉(zhuǎn)換方法

有效

• 申請?zhí)枺?/td>: 201410064729.5
• 申請日: 2014-02-25
• 公開（公告）號: CN104022780A
• 公開（公告）日: 2014-09-03
• 發(fā)明（設(shè)計）人: 盧奎玄;何塞·德耶蘇·皮內(nèi)達(dá)德吉沃茲;馬爾藤·韋爾特吉特
• 申請（專利權(quán)）人: NXP股份有限公司
• 主分類號: H03M1/14
• 分類號: H03M1/14
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 王波波

技術(shù)領(lǐng)域

本發(fā)明涉及一種模/數(shù)轉(zhuǎn)換器及相應(yīng)的模/數(shù)轉(zhuǎn)換方法。

背景技術(shù)

CMOS器件的降尺寸和新應(yīng)用的崛起是模/數(shù)轉(zhuǎn)換器(ADC)架構(gòu)向前發(fā)展的驅(qū)動因素。技術(shù)的降尺寸演進(jìn)到納米級器件的級別，對于傳統(tǒng)的IC設(shè)計方法而言是個挑戰(zhàn)。特別地，由于低供電電壓而帶來的低固有增益和降低的器件動態(tài)范圍，將使得基于電壓域的信號處理進(jìn)行的ADC設(shè)計變得困難。

然而，先進(jìn)的納米級器件的增加的速度、提升的時間分辨率和減小的尺寸等，實現(xiàn)了高集成度的高速數(shù)字設(shè)計，并導(dǎo)致所需付出的設(shè)計努力減少。從而，基于時域信號處理的數(shù)字主導(dǎo)的ADC架構(gòu)成為了一種有前途的ADC架構(gòu)。

新興的應(yīng)用同樣開始要求ADC在寬范圍的速度內(nèi)實現(xiàn)較節(jié)能的運行。例如，多標(biāo)準(zhǔn)接收器、多傳感器系統(tǒng)、和多格式視頻處理系統(tǒng)需要從每秒數(shù)千取樣(KS/s)至每秒數(shù)百萬取樣(MS/s)的處理運算速度。

在Imran?Ahmed和David?A.Johns的“A50MS/s(35mW)to1KS/s(15uW)power?scalable10bit?pipelined?ADC?using?rapid?power-on?opamps?and?minimal?bias?current?variation”，IEEE?J.Solid-State?Circuits，vol.40，no.12，2005年12月，第2446-2455頁中提出了一種可調(diào)功率的流水線ADC。這種電路運行于1KS/s至50MS/s的速度范圍中。然而，這種結(jié)構(gòu)是基于一種模擬密集型的方案，稱為運算放大器設(shè)計。

作為一種替代性的數(shù)字主導(dǎo)結(jié)構(gòu)，傳統(tǒng)的基于壓控振蕩器(VCO)的ADC具有寬范圍的運算速度性能。

Takamoto?Watanabe、Tamotsu?Mizuno和Yasuaki?Makino在“Anall-digital?Analog-to-digital?Converter?with12uV/LSB?using?moving?aVerage?filtering”，IEEE?J.Solid-State?Circuits，vol.38，no.1，2003年1月，第120-125頁中提出了一種基于開環(huán)VCO的ADC。這種ADC是基于一種全數(shù)字方案，其包括了環(huán)延遲線、計數(shù)器、鎖存器、編碼器和減法器。由于該ADC是用于傳感器的接口，該設(shè)計的重點被放在了高比特分辨率和集成尺寸/面積上。對環(huán)延遲中的流通數(shù)進(jìn)行計數(shù)以用于粗略量化，并利用鎖存器和編碼器進(jìn)行細(xì)量化。利用這種量化信息，可將模擬的輸入電壓信號轉(zhuǎn)換為數(shù)字編碼。然而，由于一直使用環(huán)延遲的同樣的起始點，可能不能得到動態(tài)元素匹配(DEM)的屬性和一階噪聲塑型。

為補(bǔ)償以上缺陷，在該架構(gòu)中可以利用VCO取代環(huán)延遲線。從而，可以得到DEM和一階噪聲塑型屬性。進(jìn)一步地，為增強(qiáng)線性度和比特分辨率，出現(xiàn)了該架構(gòu)的一種變體，利用了差分輸出和主動插值。在Jorg?Daniels、WimDehaene、Andreas?Wiesbauer和MichielSteyaert的“A0.02mm265nm?CMOS30MHz?BW?All-Digital?differential?VCO-based?ADC?with64dB?SNDR”，IEEE?Symp.VLSI?circuits?Techn.Dig.Of?Papers，第155-156頁，2010年6月中有揭示。

基于VCO的ADC的另一個重要考慮是在速度與比特分辨率之間的權(quán)衡。如果取樣速率變慢，由于相位信息的累積，比特分辨率會提高。然而，在中/高分辨率的基于VCO的ADC中，功耗并不隨采樣頻率的變化而發(fā)生顯著的變化，這是因為VCO一直保持振蕩，而VCO是整體功耗的主要消耗者。

傳統(tǒng)意義上認(rèn)為數(shù)字主導(dǎo)的ADC的功耗相對于取樣頻率而言一直是可調(diào)的，即使功耗的可調(diào)性僅在功耗運行同步到取樣時鐘時能得到保證。在傳統(tǒng)的基于VCO的ADC中，VCO的振蕩和量化操作的一部分的發(fā)生與取樣頻率無關(guān)。這會導(dǎo)致傳統(tǒng)的基于VCO的ADC的功耗可調(diào)性差。

發(fā)明內(nèi)容

根據(jù)本發(fā)明的實施方式，提供如權(quán)利要求1所述的ADC。

本發(fā)明提供了一種基于門控環(huán)VCO(GRVCO)的ADC架構(gòu)，其可以提供基于VCO的ADC、門控VCO(GVCO)和門控環(huán)形振蕩器(GRO)的優(yōu)點。根據(jù)本發(fā)明實施方式的基于GRVCO的ADC可以實現(xiàn)在功耗、比特分辨率和速度之間的權(quán)衡。

本發(fā)明的實施方式的好處在于：

應(yīng)用了GVCO和GRO概念的數(shù)字主導(dǎo)的架構(gòu)；