[發(fā)明專利]一種BLOCK RAM級(jí)聯(lián)實(shí)現(xiàn)結(jié)構(gòu)

有效

• 申請(qǐng)?zhí)枺?/td>: 201410062706.0
• 申請(qǐng)日: 2014-02-24
• 公開(kāi)（公告）號(hào): CN103809769A
• 公開(kāi)（公告）日: 2014-05-21
• 發(fā)明（設(shè)計(jì)）人: 劉瑛;馮盛;萬(wàn)清
• 申請(qǐng)（專利權(quán)）人: 中國(guó)電子科技集團(tuán)公司第五十八研究所
• 主分類(lèi)號(hào): G06F3/023
• 分類(lèi)號(hào): G06F3/023
• 代理公司: 無(wú)錫市大為專利商標(biāo)事務(wù)所(普通合伙) 32104
• 代理人: 殷紅梅

1.一種BLOCK?RAM級(jí)聯(lián)實(shí)現(xiàn)結(jié)構(gòu)，包括一列BLOCK?RAM；其特征是：所述一列BLOCK?RAM內(nèi)相鄰的兩個(gè)BLOCK?RAM間通過(guò)第二級(jí)ASIC級(jí)聯(lián)邏輯布線結(jié)構(gòu)使得所述兩個(gè)BLOCK?RAM間進(jìn)行地址級(jí)聯(lián)，以形成一個(gè)所需地址深度及數(shù)據(jù)寬度的BRAM?COMB2級(jí)聯(lián)結(jié)構(gòu)，且BRAM?COMB2級(jí)聯(lián)結(jié)構(gòu)內(nèi)的兩個(gè)BLOCK?RAM均能進(jìn)行獨(dú)立訪問(wèn)。

2.根據(jù)權(quán)利要求1所述的BLOCK?RAM級(jí)聯(lián)實(shí)現(xiàn)結(jié)構(gòu)，其特征是：所述兩個(gè)相鄰的BRAM?COMB2級(jí)聯(lián)結(jié)構(gòu)通過(guò)第三級(jí)ASIC級(jí)聯(lián)邏輯布線結(jié)構(gòu)形成BRAM?COMB4級(jí)聯(lián)結(jié)構(gòu)，所述BRAM?COMB2級(jí)聯(lián)結(jié)構(gòu)內(nèi)兩個(gè)BRAM?COM2級(jí)聯(lián)結(jié)構(gòu)均能進(jìn)行獨(dú)立訪問(wèn)。

3.根據(jù)權(quán)利要求2所述的BLOCK?RAM級(jí)聯(lián)實(shí)現(xiàn)結(jié)構(gòu)，其特征是：所述兩個(gè)相鄰的BRAM?COMB4級(jí)聯(lián)結(jié)構(gòu)通過(guò)第四級(jí)ASIC?級(jí)聯(lián)邏輯布線結(jié)構(gòu)形成BRAM?GROUP級(jí)聯(lián)結(jié)構(gòu)，所述BRAM?GROUP級(jí)聯(lián)結(jié)構(gòu)內(nèi)兩個(gè)BRAM?COM4級(jí)聯(lián)結(jié)構(gòu)均能進(jìn)行獨(dú)立訪問(wèn)。

4.根據(jù)權(quán)利要求3所述的BLOCK?RAM級(jí)聯(lián)實(shí)現(xiàn)結(jié)構(gòu)，其特征是：所述兩個(gè)相鄰的BRAM?GROUP級(jí)聯(lián)結(jié)構(gòu)通過(guò)第五級(jí)ASIC級(jí)聯(lián)邏輯布線結(jié)構(gòu)形成BRAM?HALF?CULUMN級(jí)聯(lián)結(jié)構(gòu)，所述BRAM?HALF?CULUMN級(jí)聯(lián)結(jié)構(gòu)內(nèi)兩個(gè)BRAM?GROUP級(jí)聯(lián)結(jié)構(gòu)均能進(jìn)行獨(dú)立訪問(wèn)。

5.根據(jù)權(quán)利要求4所述的BLOCK?RAM級(jí)聯(lián)實(shí)現(xiàn)結(jié)構(gòu)，其特征是：所述兩個(gè)相鄰的BRAM?HALF?CULUMN級(jí)聯(lián)結(jié)構(gòu)通過(guò)第六級(jí)ASIC級(jí)聯(lián)邏輯布線結(jié)構(gòu)形成BRAM?CULUMN級(jí)聯(lián)結(jié)構(gòu)，所述BRAM?CULUNM級(jí)聯(lián)結(jié)構(gòu)內(nèi)兩個(gè)BRAM?HALF?CULUMN級(jí)聯(lián)結(jié)構(gòu)能進(jìn)行獨(dú)立訪問(wèn)。

6.根據(jù)權(quán)利要求1所述的BLOCK?RAM級(jí)聯(lián)實(shí)現(xiàn)結(jié)構(gòu)，其特征是：每個(gè)BLOCK?BRAM內(nèi)包含兩個(gè)SRAM18K單元，所述兩個(gè)SRAM18K內(nèi)通過(guò)第一級(jí)ASIC級(jí)聯(lián)邏輯布線結(jié)構(gòu)進(jìn)行地址級(jí)聯(lián)，以形成一個(gè)BLOCK?RAM，BLOCK?RAM內(nèi)的每個(gè)SRAM18K單元均能進(jìn)行獨(dú)立訪問(wèn)。

7.根據(jù)權(quán)利要求6所述的BLOCK?RAM級(jí)聯(lián)實(shí)現(xiàn)結(jié)構(gòu)，其特征是：所述兩個(gè)SRAM18K單元包括第一SRAM18K單元（100）及第二SRAM18K單元（101）；所述第一級(jí)ASIC級(jí)聯(lián)邏輯布線結(jié)構(gòu)包括第一選擇器（102）、第二選擇器（103）、第三選擇器（104）、第四選擇器（105）、第五選擇器（106）及第六選擇器（107）；第一選擇器（102）的輸入端與第一SRAM18K單元（100）的讀數(shù)據(jù)信號(hào)端口及第二SRAM18K單元（101）的讀數(shù)據(jù)信號(hào)端口連接，第二選擇器（103）的輸出端與第二SRAM18K單元（101）的工作時(shí)鐘信號(hào)端口連接，第二選擇器（103）的輸入端用于接收第一SRAM18K單元（100）、第二SRAM18K單元（101）的工作時(shí)鐘信號(hào)；

第三選擇器（104）的輸出端與第二SRAM18K單元（101）的寫(xiě)數(shù)據(jù)信號(hào)端口連接，第三選擇器（104）的輸入端用于接收第一SRAM18K單元（100）、第二SRAM18K單元（101）的寫(xiě)數(shù)據(jù)信號(hào)；

所述第四選擇器（105）的輸出端與第二SRAM18K單元（101）的讀寫(xiě)地址信號(hào)端口連接，第四選擇器（105）的輸入端用于接收第一SRAM18K單元（100）、第二SRAM18K單元（101）的讀寫(xiě)地址信號(hào)；

第五選擇器（106）的輸出端與第二SRAM18K單元（101）的寫(xiě)使能信號(hào)端口連接，第五選擇器（106）的輸入端用于接收第一SRAM18K單元（100）、第二SRAM18K單元（101）的寫(xiě)使能信號(hào)；

第六選擇器（107）的輸出端與第二SRAM18K單元（101）的訪問(wèn)片選信號(hào)端口連接，第六選擇器（107）的輸入端用于接收第一SRAM18K單元（100）、第二SRAM18K單元（101）的訪問(wèn)片選信號(hào)。