[發明專利]用于消除短路電流的電路結構

有效

• 申請號: 201410061836.2
• 申請日: 2014-02-24
• 公開（公告）號: CN103795396B
• 公開（公告）日: 2017-01-11
• 發明（設計）人: 方鏡清
• 申請（專利權）人: 中山芯達電子科技有限公司
• 主分類號: H03K19/003
• 分類號: H03K19/003
• 代理公司: 中山市銘洋專利商標事務所(普通合伙)44286
• 代理人: 鄒常友

技術領域

本發明涉及標準單元電路，具體涉及用于消除短路電流的電路結構。

背景技術

在互補型驅動電路中，特別是標準單元電路常用到的結構，其一般由兩個MOS管構成(參考附圖1，包括有晶體管11、12組成的第一級電路，由晶體管21、22組成的第二級電路)，實現對后續電路輸出高或低電平信號。然而，每當互補型驅動電路輸入端的電平在高、低值切變時，由于MOS管開關在同步時鐘下進行開合動作，出現了在某一時刻值時兩個MOS管開關同時導通的情況(參考附圖3，當輸入電壓V_IN于上升時刻t2至t4或下降時刻t7至t9時，MOS管出現同時導通)，這致使從電源與信號地之間產生短路，短路電流I_s瞬間涌向信號地。上述情況廣泛存在于標準單元電路當中，如邏輯“與”電路(參考附圖2，包括由晶體管81、82、83、84組成的第一級電路，由晶體管91、92組成的第二級電路)，當晶體管91與92由同步的電平信號驅動其開合時，就會產生同時導通的情況，產生從電源到信號地的短路電路I_s。由于該短路電流I_s的存在，邏輯“與”電路的運行將因時鐘噪聲而極不穩定，增大出現隨時錯誤的機率。同時，在集成電路當中，如邏輯“與”電路等標準單元電路的數量是相當龐大的，故該短路電流I_s造成的影響將被幾何級放大，其中包括：1、最直接的是造成電能的耗損，增大了電路的耗電量與發熱量；2、在信號地端產生大量的隨機噪聲，從而導致整體電路的時序混亂、運算出現不可預見性錯誤，影響電路的穩定性以及產生信號的延誤；3、瞬時電涌易引發電路中電感的反向電動勢，損壞內部電路。

為此，如何消除互補型驅動電路中的短路電流I_s成為一個有待攻克的技術難題。現有設計者希望通過對互補型驅動電路的兩MOS管以不同步信號進行驅動，以避免兩MOS管在同一時刻導通的情況(參考附圖4，在輸入端IN與MOS管S4、S5之間增設有用于時延的電路元件S1、S2和S3，使得MOS管S4與MOS管S5的輸入電壓不同步)。這種方式雖然可消除短路電流I_s，但其需增加多個邏輯電路元件，這無疑會增加電路的功耗與成本。而且當有多級互補型電路級聯時，則需在每級電路前增設相應的電路元件，甚為不便，在大規模集成電路應用中功耗與成本的增加將更為明顯。

發明內容

有鑒于此，本發明之目的在于提出用于消除短路電流的電路結構，該電路具有安全、穩定、零短路損耗、節能、低成本等特點。其技術方案如下：

用于消除短路電流的電路結構，包括：

第一級驅動電路，其至少設有第一輸入端、第一輸出端與第二輸出端；以及

第一時延單元，其包括第一晶體管與第二晶體管，所述晶體管設有其開關通路兩端的第一電極、第二電極以及控制其導通或截止的第三電極；

所述第一晶體管的第一電極與所述第一級驅動電路的第一輸出端連接，第二電極與所述第一級驅動電路的第二輸出端連接，第三電極與所述第一級驅動電路的第一輸入端連接；

所述第二晶體管的第一電極與所述第一級驅動電路的第二輸出端連接，第二電極與所述第一級驅動電路的第一輸出端連接，第三電極與所述第一級驅動電路的第一輸入端連接。

上述方案中，第一時延單元實質是通過一個短暫的時延來錯開互補型電路中開關開合的時刻，從根本上消除了引起電路不穩定的短路電流I_s，保護整體電路的安全、穩定。同時，由于其第一、第二輸出端的電信號輸出已不同步，故對后續電路中的互補型結構同樣起到時延效果。

本發明的技術方案進一步包括：

所述第一級驅動電路包括第三晶體管與第四晶體管，所述第三晶體管、第四晶體管分別與所述第一級驅動電路的第一輸入端連接，第三晶體管連接第一級驅動電路的第一輸出端，第四晶體管連接第一級驅動電路的第二輸出端。

進一步的，所述第三晶體管、第四晶體管分別設有其開關通路兩端的第一電極、第二電極以及控制其導通或截止的第三電極；

所述第三晶體管的第一電極與電源或上級電路連接，第二電極連接到所述第一級驅動電路的第一輸出端，第三電極連接到所述第一級驅動電路的第一輸入端；

所述第四晶體管的第一電極接信號地，第二電極連接到所述第一級驅動電路的第二輸出端；第三電極連接到所述第一級驅動電路的第一輸入端。