[發明專利]一種改善電磁干擾的電子裝置

有效

• 申請號: 201410059540.7
• 申請日: 2014-02-21
• 公開（公告）號: CN103841754B
• 公開（公告）日: 2017-01-18
• 發明（設計）人: 李勁松
• 申請（專利權）人: 宇龍計算機通信科技（深圳）有限公司
• 主分類號: H05K1/02
• 分類號: H05K1/02
• 代理公司: 深圳市君勝知識產權代理事務所(普通合伙)44268
• 代理人: 王永文,劉文求

技術領域

本發明涉及電路設計技術，特別涉及一種改善電磁干擾的電子裝置。

背景技術

隨著移動技術的飛速發展，智能手機等智能終端的應用越來越豐富，新一代LPDDR3（The?Third?Generation?Low?Power?Double?Date?Rate?Synchronous?Dynamic?Random?Access?Memory第三代低功耗雙倍速率同步動態存儲）在智能手機上已經應用，給智能終端提供了更寬的帶寬。

由于手機電源上的噪聲及干擾的存在，導致電源（如電源管理芯片的供電）進入LPDDR3后、或者在下一階電源網絡分配中導致噪聲進一步加強甚至產生輻射干擾，影響智能手機的性能，因此，電源上的噪聲、輻射干擾及干擾耐受力是智能終端必須解決的問題。

發明內容

鑒于上述現有技術的不足之處，本發明的目的在于提供一種改善電磁干擾的電子裝置，能解決由于LPDDR3電源引起的電磁干擾問題。

為了達到上述目的，本發明采取了以下技術方案：

一種改善電磁干擾的電子裝置，包括供電模塊、電源接受端和用于使電源接受端對噪聲的回波損耗最小化、在PCB走線中對噪聲的衰減最大化的電路架構，所述電路架構串聯在供電模塊和電源接受端之間，所述電路架構包括PCB走線，所述PCB走線上設置第一去耦電容、第二去耦電容和噪聲去耦補償電容組。

所述的改善電磁干擾的電子裝置中，所述PCB走線包括首尾依次連接的若干段PCB主路線，所述噪聲去耦補償電容組包括若干盤路濾波電容，所述第一去耦電容和各盤路濾波電容依次位于每段PCB主路線的起點，所述第二去耦電容位于PCB走線的終點。

所述的改善電磁干擾的電子裝置中，所述PCB主路線滿足以下公式：

其中，S₁₁為回波損耗系數、且S₁₁的值接近于1，S₂₁為插入損耗系數、且S₂₁的值接近于0，Γ_in為入射端口反射，Z_in為每段PCB主路線的輸入阻抗，Z₀為每段PCB主路線的特征阻抗，Z_L為負載阻抗，β為傳輸常數，d為每段PCB主路線的長度。

所述的改善電磁干擾的電子裝置中，所述PCB走線上設置有若干條并聯開路線。

所述的改善電磁干擾的電子裝置中，所述并聯開路線的容值通過以下公式計算獲得：

其中，C為并聯開路線的等效電容值，A為并聯開路線的占用面積，h為并聯開路線到參考層的介質厚度，ε₀為空氣介電常數，ε_r為相對介電常數。

所述的改善電磁干擾的電子裝置中，所述PCB走線占用PCB的面積不大于3.5cm×1.85cm。

所述的改善電磁干擾的電子裝置中，當PCB走線占用PCB的面積超過最大面積要求時，采用與所述并聯開路線等值的電容代替所述并聯開路線。

所述的改善電磁干擾的電子裝置中，并聯開路線為4段，且與所述PCB走線一體設置。

所述的改善電磁干擾的電子裝置中，所述電路架構包括第一PCB層、第二PCB層和若干過孔，所述PCB走線、第一去耦電容、第二去耦電容和噪聲去耦補償電容組設置于所述第一PCB層上，所述第二PCB層為接地層；所述第一PCB層上設置有若干與所述過孔對應的接地點；所述第一去耦電容的一端、第二去耦電容的一端和噪聲去耦補償電容組的一端與PCB走線電連接，所述第一去耦電容的另一端、第二去耦電容的另一端和噪聲去耦補償電容組的另一端分別與相應的接地點電連接，各個接地點通過一過孔連接所述第二PCB層。

所述的改善電磁干擾的電子裝置中，噪聲去耦補償電容組包括的5個盤路濾波電容，所述過孔和接地點均為7個，所述過孔位于第一PCB層和第二PCB層之間。

相較于現有技術，本發明提供的改善電磁干擾的電子裝置，包括供電模塊、電源接受端和用于使電源接受端對噪聲的回波損耗最小化、在PCB走線中對噪聲的衰減最大化的電路架構，所述電路架構通過在PCB走線上設置第一去耦電容、第二去耦電容和噪聲去耦補償電容組，當電路架構串聯在供電模塊和電源接受端之間時，所述PCB走線用于使電源接受端對噪聲的回波損耗最小化、在PCB走線中對噪聲的衰減最大化，解決了由于LPDDR3電源引起的電磁干擾問題。

附圖說明