[發明專利]一種分層存儲器陣列及其工作方法

有效

• 申請號: 201410053297.8
• 申請日: 2014-02-17
• 公開（公告）號: CN103811051B
• 公開（公告）日: 2017-01-11
• 發明（設計）人: 景蔚亮;陳邦明
• 申請（專利權）人: 上海新儲集成電路有限公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 上海申新律師事務所31272
• 代理人: 吳俊

技術領域

本發明屬于存儲器設計制造領域，涉及一種存儲器陣列，尤其涉及一種分層存儲器陣列及其工作方法。

背景技術

現有技術中，常見的片上系統芯片的數據存儲區不具有掉電可恢復性，比如靜態隨機訪問存儲器單元（SRAM）。在掉電后，存儲在靜態隨機訪問存儲器單元的數據完全丟失，不可恢復。為了保持數據不被丟失，數據存儲區需要在任何低功耗模式下一直保持通電的狀態，這樣就使系統功耗加大。特別是隨著制造工藝尺寸越來越小，比如在深亞微米級40nm，28nm，15nm，甚至尺寸更小的時候，SRAM的靜態漏電功耗逐漸增大，甚至超過其動態功耗。此外，對于傳統的這種存儲單元，比如SRAM存儲1位的數據需要6個晶體管，面積為120F²，占用了很多片上系統芯片的空間。

現有技術中，常見的片上系統芯片的非易失性程序存儲區具有掉電可恢復性，掉電后，存儲的數據保存在非易失性材料中，解決了掉電數據丟失的問題，其優點包括：面積小，靜態漏電小且具有非易失性。缺點包括：讀寫速度慢。

發明內容

有鑒于此，本發明提出了一種分層非易失性靜態隨機訪問存儲器陣列及工作方法，克服了現有技術SRAM中靜態漏電功耗過大、大量占用芯片面積以及嵌入式非易失性存儲器訪問速度慢等缺陷。

為達到上述目的，具體技術方案如下：

一方面，提供了一種分層存儲器陣列，包括：

易失性靜態隨機訪問存儲器陣列層（0），包括由若干靜態隨機訪問存儲單元（11）組成的陣列，用于在上電的情況下鎖存靜態隨機訪問存儲單元的值；

L層非易失性存儲器陣列層（1至L），每一層所述非易失性存儲器陣列層中包括由若干非易失性存儲器單元（21）組成的陣列，實現保存所述靜態隨機訪問存儲單元（11）中的數據；

控制端組，包括易失性控制端組（WLs.1至WLs.m）和非易失性控制端組（WLnv.1.L至WLnv.m.L）；所述易失性控制端組（WLs.1至WLs.m）與靜態隨機訪問存儲單元（11）相連，用于實現控制易失性靜態隨機訪問存儲器的讀寫操作；所述非易失性控制端組（WLnv.1.L至WLnv.m.L）與非易失性存儲器單元（21）相連，用于實現控制調節所述非易失性存儲器陣列層（1至L）保存或恢復所述易失性靜態隨機訪問存儲器陣列層（0）的數據；

所述非易失性存儲器陣列層（1至L）中的每一個非易失性存儲器單元（21）均與所述易失性靜態隨機訪問存儲器陣列層（0）中的一個靜態隨機訪問存儲單元（11）連接；

所述非易失性存儲器陣列層（1至L）中的每一個非易失性存儲器單元（21）均與所述非易失性控制端組（WLnv.1.L至WLnv.m.L）中的一個控制端連接；

所述易失性靜態隨機訪問存儲器陣列層（0）中的每一個易失性靜態隨機訪問存儲單元（11）均與所述易失性控制端組（WLs.1至WLs.m）中的一個控制端連接。

優選的，所述靜態隨機訪問存儲器單元（11）包括第一晶體管（N3）、第二晶體管（P0）、第三晶體管（N0）、第四晶體管（P1）、第五晶體管（N1）、第六晶體管（N4）、位線（BL）與反位_線控制線、電源線（100）和地線（101）；所述第一晶體管（N3）的源極與所述位線（BL）連接，所述第一、第六晶體管（N3、N4）的柵極與所述控制線連接；所述第一、第二、第三晶體管（N3、P0、N0）的漏極與所述第四、第五晶體管（P1、N1）的柵極連接；所述第二、第四晶體管（P0、P1）的源極與所述電源線（100）連接；所述第二、第三晶體管（P0、N0）柵極與所述第四、第五、第六晶體管（P1、N1、N4）的漏極連接；所述第三、第五晶體管（N0、N1）的源級與所述地線（101）連接，所述第六晶體管（N4）的源級與所述反位線連接。