[發(fā)明專利]模數轉換器

有效

• 申請?zhí)枺?/td>: 201410041918.0
• 申請日: 2014-01-28
• 公開（公告）號: CN103746698B
• 公開（公告）日: 2017-02-01
• 發(fā)明（設計）人: 范明俊;方黎明;劉源
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H03M1/12
• 分類號: H03M1/12
• 代理公司: 北京億騰知識產權代理事務所11309
• 代理人: 李楠

技術領域

本發(fā)明涉及一種模數轉換器。

背景技術

隨著工藝的演進，比較器的速度越來越快，并且其功耗是動態(tài)的，因此基于比較器結構的模數轉換器越來越有優(yōu)勢。

然而比較器具有的亞穩(wěn)態(tài)特性，當比較器輸入兩個非常接近的信號時，由于比較器的有限放大倍數，使得比較器長時間分辨不出輸入大小而輸出中間電平，發(fā)生這種情況即發(fā)生了亞穩(wěn)態(tài)。一旦比較器出現(xiàn)亞穩(wěn)態(tài)，會導致基于比較器結構的模數轉換器失效或性能惡化，無法正常工作。

發(fā)明內容

有鑒于此，本發(fā)明提供一種模數轉換器，在該模數轉換器中的比較器出現(xiàn)亞穩(wěn)態(tài)時，該模數轉換器也可以正常工作。

在第一方面，本發(fā)明實施例提供一種模數轉換器，所述模數轉換器包括：多級比較模塊；

其中，每級比較模塊包括：比較器和亞穩(wěn)態(tài)確定單元；

所述比較器用于當上一級比較模塊未處于亞穩(wěn)態(tài)時，接收第一時鐘，第一輸入信號和第二輸入信號，對所述第一輸入信號和第二輸入信號進行比較；

所述亞穩(wěn)態(tài)確定單元用于當上一級比較模塊未處于亞穩(wěn)態(tài)時，接收所述第一時鐘，根據所述第一時鐘生成參考時鐘，如果所述比較器輸出的第二時鐘遲于所述參考時鐘，則確定所述比較器處于亞穩(wěn)態(tài)，從而確定本級比較模塊處于亞穩(wěn)態(tài)；

所述亞穩(wěn)態(tài)確定單元還用于當上一級比較模塊處于亞穩(wěn)態(tài)時，則確定本級比較模塊處于亞穩(wěn)態(tài)；

其中，所述第二時鐘為第一時鐘經延遲后的時鐘，所述第一時鐘到第二時鐘的延遲時間與所述比較器對所述第一輸入信號和第二輸入信號進行比較的時間成正比；

所述比較器還用于當上一級比較模塊未處于亞穩(wěn)態(tài)且本級比較模塊處于亞穩(wěn)態(tài)時，輸出第一電平；當上一級比較模塊處于亞穩(wěn)態(tài)且本級比較模塊處于亞穩(wěn)態(tài)時，輸出第二電平；當上一級比較模塊未處于亞穩(wěn)態(tài)且本級比較模塊未處于亞穩(wěn)態(tài)時，輸出所述第一輸入信號和第二輸入信號的比較結果;

其中，所述第一電平和第二電平互為相反的電平。

在第一方面的第一種可能實現(xiàn)的方式中，所述比較器包括：比較電路，第一復用器，第二復用器和第三復用器；所述比較電路的第一輸入端接收所述第一輸入信號，所述比較電路的第二輸入端用于接收所述第二輸入信號，所述比較電路的第三輸入端與第一復用器的輸出端相連，所述第一復用器的選擇端用于接收上一級比較模塊輸出的亞穩(wěn)態(tài)標識，所述第一復用器的第一輸入端用于接收所述第一時鐘，所述第一復用器的第二輸入端接低電平；所述比較電路的第一輸出端與所述第二復用器的第一輸入端相連，所述第二復用器的選擇端用于接收所述亞穩(wěn)態(tài)確定單元輸出的亞穩(wěn)態(tài)標識，所述第二復用器的第二輸入端與所述第三復用器的輸出端相連，所述第二復用器的輸出端用于輸出所述第一輸入信號和第二輸入信號的比較結果或第一電平或第二電平，所述第三復用器的選擇端用于接收上一級比較模塊輸出的亞穩(wěn)態(tài)標識，所述第三復用器的第一輸入端接高電平，所述第三復用器的第二輸入端接低電平；所述比較電路的第二輸出端用于輸出所述第二時鐘；所述亞穩(wěn)態(tài)確定單元包括：參考時鐘生成電路，D觸發(fā)器，第一與門，第二與門，第三與門，第一或門和第二或門；其中，所述參考時鐘生成電路用于根據所述第一時鐘生成參考時鐘；所述參考時鐘生成電路的第一輸入端與所述第一與門的輸出端相連，所述第一與門的第一輸入端與所述第一復用器的輸出端相連，所述第一與門的第二輸入端用于接收所述參考時鐘生成電路啟動信號；所述參考時鐘生成電路輸出端與所述第一或門的第一輸入端相連，所述第一或門的第二輸入端與所述比較電路的第二輸出端相連，所述第一或門的第三輸入端與所述第二與門的輸出端相連，所述第二與門的第一輸入端用于接收所述第一時鐘，所述第二與門的第二輸入端用于接收上一級比較模塊輸出的亞穩(wěn)態(tài)標識；所述第一或門的輸出端與所述D觸發(fā)器的時鐘輸入端相連，所述D觸發(fā)器的信號輸入端與所述比較器的第二輸出端相連，所述D觸發(fā)器的反相輸出端與第二或門的第一輸入端相連，所述第二或門的第二輸入端用于接收上一級比較模塊輸出的亞穩(wěn)態(tài)標識，所述第二或門的輸出端與所述第三與門的第一輸入端相連，所述第三與門的第二輸入端用于接收所述參考時鐘生成電路啟動信號，所述第三與門的輸出端用于輸出本級比較模塊輸出的亞穩(wěn)態(tài)標識。