[發明專利]混合DRAM存儲器及降低該DRAM存儲器刷新時功耗的方法

有效

• 申請號: 201410040107.9
• 申請日: 2014-01-27
• 公開（公告）號: CN103810126B
• 公開（公告）日: 2017-06-13
• 發明（設計）人: 景蔚亮;陳邦明
• 申請（專利權）人: 上海新儲集成電路有限公司
• 主分類號: G06F13/28
• 分類號: G06F13/28
• 代理公司: 上海申新律師事務所31272
• 代理人: 吳俊

1.一種混合DRAM存儲器，其特征在于，包括DRAM主存儲器、非易失性存儲器和邏輯檢測模塊；

所述DRAM主存儲器與所述邏輯檢測模塊雙向通信連接，所述DRAM主存儲器和所述非易失性存儲器雙向通信連接，所述邏輯檢測模塊與所述非易失性存儲器雙向通信連接；

其中，所述邏輯檢測模塊檢測所述DRAM主存儲器的工作狀態，根據其獲取的工作狀態數據于所述DRAM主存儲器中設置尾端存儲單元和主存儲單元，并將所述非易失性存儲器與所述DRAM主存儲器進行結合，根據所獲取的所述DRAM主存儲器的工作狀態數據來決定是否利用所述邏輯檢測模塊控制所述非易失性存儲器替代所述尾端存儲單元進行讀取和存儲數據操作，同時根據該工作狀態數據設定所述DRAM主存儲器的刷新周期，且所述邏輯檢測模塊根據設定的刷新周期控制所述DRAM主存儲器與所述非易失性存儲器之間的數據傳遞。

2.如權利要求1所述的混合DRAM存儲器，其特征在于，所述DRAM主存儲器內設置有若干個存儲單元，并預設有一間隔時間；

所述邏輯檢測模塊每隔一所述間隔時間即對每個所述存儲單元保持數據的時間進行檢測，并根據其檢測到的所述存儲單元保持數據的時間將所述存儲單元劃分為所述尾端存儲單元和所述主存儲單元。

3.如權利要求1所述的混合DRAM存儲器，其特征在于，所述DRAM主存儲器的刷新周期包括第一刷新時間和第二刷新時間。

4.如權利要求3所述的混合DRAM存儲器，其特征在于，所述第一刷新時間大于第二刷新時間，且該第一刷新時間不大于主存儲單元保持數據的時間。

5.如權利要求1所述的混合DRAM存儲器，其特征在于，所述邏輯檢測模塊實時檢測所述DRAM主存儲器的存取頻率和刷新頻率，并根據其檢測到的存取頻率和刷新頻率來判斷所述DRAM主存儲器的工作狀態。

6.如權利要求5所述的混合DRAM存儲器，其特征在于，所述DRAM主存儲器的工作狀態包括繁忙狀態和空閑狀態；

當所述存取頻率大于或等于所述刷新頻率，所述DRAM主存儲器處于繁忙狀態；

當所述存取頻率小于所述刷新頻率，所述DRAM主存儲器處于空閑狀態。

7.如權利要求6所述的混合DRAM存儲器，其特征在于，當所述DRAM主存儲器的工作狀態為空閑狀態時，所述邏輯檢測模塊控制所述非易失性存儲器替代所述尾端存儲單元進行讀取和存儲數據操作，且所述邏輯檢測模塊設定所述DRAM主存儲器的刷新周期為第一刷新時間；

當DRAM主存儲器的工作狀態從空閑狀態轉換為繁忙狀態時，所述邏輯檢測模塊控制所述非易失性存儲器將數據傳輸回所述DRAM主存儲器，所述邏輯檢測模塊設定所述DRAM主存儲器的刷新周期為第二刷新時間。

8.一種降低混合DRAM存儲器刷新時功耗的方法，其特征在于，應用于上述權利要求1～7中任意一項所述混合DRAM存儲器，該存儲器包括DRAM主存儲器、非易失性存儲器和邏輯檢測模塊，所述DRAM主存儲器包括尾端存儲單元和主存儲單元，所述方法包括：

根據所述邏輯檢測模塊所獲取的所述DRAM主存儲器的工作狀態數據確定所述DRAM主存儲器中的尾端存儲單元和主存儲單元，并將所述非易失性存儲器與所述DRAM主存儲器進行結合，根據所述工作狀態數據來決定是否利用所述邏輯檢測模塊控制所述非易失性存儲器替代所述尾端存儲單元進行讀取和存儲數據操作，同時根據該工作狀態數據設定所述DRAM主存儲器的刷新周期；

當所述DRAM主存儲器的工作狀態為空閑狀態時，所述邏輯檢測模塊控制所述非易失性存儲器替代所述尾端存儲單元進行讀取和存儲數據操作，且所述邏輯檢測模塊設定所述DRAM主存儲器的刷新周期為第一刷新時間；

當DRAM主存儲器的工作狀態從空閑狀態轉換為繁忙狀態時，所述邏輯檢測模塊控制所述非易失性存儲器將數據傳輸回所述DRAM主存儲器，所述邏輯檢測模塊設定所述DRAM主存儲器的刷新周期為第二刷新時間。

9.如權利要求8所述的降低混合DRAM存儲器刷新時功耗的方法，其特征在于，存儲器內設置有若干個存儲單元，并預設有一間隔時間；

所述邏輯檢測模塊每隔一所述間隔時間即對每個所述存儲單元保持數據的時間進行檢測，并根據其檢測到的所述存儲單元保持數據的時間將所述存儲單元劃分為所述尾端存儲單元和所述主存儲單元。