[發明專利]一種基于神經形態電路的類腦協處理器

有效

• 申請號: 201410035022.1
• 申請日: 2014-01-24
• 公開（公告）號: CN104809498B
• 公開（公告）日: 2018-02-13
• 發明（設計）人: 裴京;鄧磊;張子陽;潘龍法;施路平
• 申請（專利權）人: 清華大學
• 主分類號: G06N3/00
• 分類號: G06N3/00
• 代理公司: 北京安博達知識產權代理有限公司11271
• 代理人: 徐國文

1.一種基于神經形態電路的類腦協處理器，所述類腦協處理器包括存儲模塊、處理模塊和數據接口，其特征在于：所述處理模塊為集存儲與處理于一體的具有階層結構的神經形態電路的處理模塊；

所述存儲模塊為存儲訓練特征信息的存儲模塊；

所述類腦協處理器包括：分別與所述基于神經形態電路的處理模塊的輸入端和輸出端連接的編碼器和解碼器，以及分別與所述存儲訓練特征信息的存儲模塊和所述解碼器的輸出端連接的比對模塊；

所述處理模塊為通過基于階層結構的神經形態電路接收輸入信號，存儲和處理信息，完成類腦計算并輸出結果的處理模塊。

2.如權利要求1所述的類腦協處理器，其特征在于：所述存儲模塊根據指令輸出訓練特征信息集合；

所述編碼器對待處理信息進行選擇和分類，將表述待處理信息的信號轉換為類神經傳輸信號，并發送至所述處理模塊；

所述處理模塊根據所述類神經傳輸信號輸出類腦計算后包含特征信息的類神經傳輸信號；

所述解碼器將所述包含特征信息的類神經傳輸信號轉換為特征信息；

所述比對模塊將所述特征信息和所述訓練特征信息集合進行對比，輸出比對結果。

3.如權利要求1所述的類腦協處理器，其特征在于：所述神經形態電路的階層結構按硬件結構劃分或軟件配置劃分。

4.如權利要求3所述的類腦協處理器，其特征在于：所述硬件結構劃分為利用不同的物理結構來構造所述神經形態電路的階層結構。

5.如權利要求3所述的類腦協處理器，其特征在于：所述軟件配置劃分為利用不同底層硬件網絡配置文件的路由信息來構造所述神經形態電路的階層結構。

6.如權利要求1所述的類腦協處理器，其特征在于：所述神經形態電路的層數為1-100層；所述階層結構的神經形態電路的信號傳遞是通訊模塊實現的。

7.如權利要求6所述的類腦協處理器，其特征在于：所述階層結構的神經形態電路的各層結構包括相同和/或不同結構的電路。

8.如權利要求6所述的類腦協處理器，其特征在于：所述階層結構的神經形態電路的各層結構包括相同數目和/或不同數目的神經形態器件。

9.如權利要求6所述的類腦協處理器，其特征在于：所述通訊模塊的通訊模式包括逐層傳遞和隔層傳遞，間隔為0-98層。

10.如權利要求1所述的類腦協處理器，其特征在于：所述神經形態電路包括其間通過AER機制通信的神經形態節點。

11.如權利要求10所述的類腦協處理器，其特征在于：所述神經形態節點包括選擇網絡路徑的片上路由網絡及存儲并處理信息的片上神經形態網絡。

12.如權利要求11所述的類腦協處理器，其特征在于：所述片上路由網絡包括路由信息。

13.如權利要求11所述的類腦協處理器，其特征在于：所述片上神經形態網絡包括神經形態器件。

14.如權利要求10所述的類腦協處理器，其特征在于：所述神經形態節點內、所述神經形態節點間、所述神經形態電路的層間通過類神經傳輸信號通信。

15.如權利要求10所述的類腦協處理器，其特征在于：所述神經形態節點內的神經形態器件產生類神經傳輸信號，經過片上路由網絡添加AER信息，再發送至下一神經形態節點。

16.如權利要求11所述的類腦協處理器，其特征在于：所述片上路由網絡由接收類神經傳輸信號中的AER信息，通過所述AER信息識別所述片上神經形態網絡的目標神經形態器件。

17.如權利要求16所述的類腦協處理器，其特征在于：所述AER信息包括節點地址和片內神經形態器件地址。

18.如權利要求17所述的類腦協處理器，其特征在于：所述節點地址標識產生類神經傳輸信號的類神經元器件所屬神經形態節點的位置。

19.如權利要求17所述的類腦協處理器，其特征在于：所述片內神經形態器件地址標識產生類神經傳輸信號的神經形態器件在所述神經形態節點的位置。