[發明專利]半導體器件及其制造方法、引線和制作該引線的方法

無效

• 申請號: 201410034046.5
• 申請日: 2014-01-24
• 公開（公告）號: CN103972197A
• 公開（公告）日: 2014-08-06
• 發明（設計）人: 中村公一
• 申請（專利權）人: 富士通半導體股份有限公司
• 主分類號: H01L23/495
• 分類號: H01L23/495;H01L23/31;H01L21/60;H01L21/56;H01L21/48
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 張浴月;李玉鎖

技術領域

本發明涉及一種半導體器件、一種制造該半導體器件的方法、一種引線和一種制作該引線的方法。

背景技術

近來，已在大量地制造其中通過凸塊將半導體芯片與引線倒裝芯片連接倒裝芯片連接。例如，眾所周知將半導體芯片倒裝芯片連接至彎曲引線（參見日本特開專利公開號11-340373）。還知道的是對各種形狀的引線（半導體芯片與其進行倒裝芯片連接）的使用（參見日本特開專利號7-130918、2003-258187、2005-252018和2005-311099）。

FET（場效應晶體管）芯片在其上表面上具有焊盤，用于連接至源極、漏極和柵極。FET芯片與引線的倒裝芯片連接在相鄰端子之間僅具有短距離，而具有FET的半導體器件可能會出故障。可能會想到使用經受彎曲處理的引線以增大端子間距離。但是，該引線有可能經受不住大量電流，而半導體器件的可靠性會變差。

當FET芯片倒裝芯片連接到引線時，在進行連接時可能會發生諸如孔隙（void）等連接故障，半導體器件的可靠性因此變差。

發明內容

為克服現有技術的缺陷，根據本發明的一個方案，提供一種半導體器件包括：FET芯片；多個焊盤，設置在所述FET芯片上；凸塊，設置在至少一個所述焊盤上；引線，包括通過凸塊連接到所述FET芯片并且沿所述FET芯片的上表面延伸的第一部分，以及與沿所述FET芯片的上表面的所述第一部分的表面接觸并且沿所述FET芯片側面延伸的第二部分，所述第一部分和第二部分通過壓制或切割而形成；以及密封層，密封所述FET芯片和所述引線，并且密封暴露所述引線的第二部分的表面，所述密封層的表面位于所述FET芯片的下表面上。

本發明公開的半導體器件能夠提高器件的可靠性。

通過權利要求中指出的元件和組合實現并獲得本發明的目的和優點。

附圖說明

圖1A至圖1D分別是根據第一至第四對比示例的半導體器件的剖視圖；

圖2是從其上表面看時根據第五對比示例的半導體器件的平面圖；

圖3A是從其上表面看時根據第一實施例的半導體器件的平面圖，并且圖3B是沿圖3A中線A-A的剖視圖；

圖4A是FET芯片的俯視圖，并且圖4B是由虛線包圍的一部分區域的放大俯視圖；

圖5A和圖5B是示出制作引線框架的方法的剖視圖，并且圖5C和5D是示出制作引線框架的方法的俯視圖；

圖6是示出根據圖5A至圖5D的步驟制作引線框架的方法的俯視圖；

圖7A至圖7D是示出制造半導體器件的方法的剖視圖；

圖8是根據第六對比示例的半導體器件的剖視圖；

圖9A是從其上表面看時根據第一實施例的第一變型的半導體器件的平面圖，并且圖9B是沿圖9A中的線A-A的剖視圖；

圖10A是根據第二示例的半導體器件的俯視圖，圖10B是該半導體器件的仰視圖，并且圖10C是沿圖10B中線A-A的剖視圖；

圖11是示出制作引線框架的方法的剖視圖；

圖12A至圖12D是示出制造半導體器件的方法的剖視圖。

圖13是由第二實施例的兩個堆疊的半導體器件組成的器件的剖視圖；

圖14A是根據第二實施例的第一變型的半導體器件的俯視圖，圖14B是該半導體器件的仰視圖，并且圖14C是沿圖14A中線A-A的剖視圖；

圖15是由第二實施例的第一變型的兩個堆疊的半導體器件組成的器件剖視圖；以及

圖16A是根據第二實施例的第一變型的半導體器件的俯視圖，以及圖16B是沿圖16A中線A-A的剖視圖。

具體實施方式

現在對對比示例進行描述。圖1A是根據第一對比示例的半導體器件的剖視圖。圖1B是根據第二對比示例的半導體器件的剖視圖。如圖1A和圖1B所示，安裝在由金屬制成的散熱板101上的FET芯片102通過導線104電連接到引線106。使用封裝層108封裝FET芯片102和導線104。

因為導線104的大電感，以導線接合方式進行的FET芯片102與引線106的連接會影響FET芯片102的高速運行。如果FET芯片102是諸如高電子遷移率晶體管（HEMT）等高速運行器件，這種副作用尤為顯著。因此可能會想到不使用任何導線進行FET芯片102與引線106的倒裝芯片連接。