[發明專利]編程分柵位單元

有效

• 申請號: 201410033765.5
• 申請日: 2014-01-24
• 公開（公告）號: CN103971736B
• 公開（公告）日: 2019-10-18
• 發明（設計）人: C·M·洪;R·J·西茲代克;B·A·溫斯蒂亞德
• 申請（專利權）人: 恩智浦美國有限公司
• 主分類號: G11C16/04
• 分類號: G11C16/04
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 申發振

本公開涉及編程分柵位單元。一種編程分柵存儲器的方法，將電壓不同地應用于選擇的單元和取消選擇的單元的端子。對于通過耦合于選擇的行和選擇的列被編程的單元，將所述控制柵極耦合于第一電壓、將所述選擇柵極耦合于第二電壓，編程是通過將漏極端子耦合于導致了分柵存儲單元導電的電流吸收器以及將所述源極端子耦合于第三電壓而實現的。對于通過未耦合于選擇的行而未被編程的單元，非編程是通過將所述控制柵極耦合于所述第一電壓、將所述選擇柵極耦合于大于在讀期間應用于所述選擇柵極的電壓但足夠低以阻止編程的第四電壓而維持的，其中所述分柵存儲單元在所述讀期間被取消選擇。

技術領域

本發明通常涉及存儲器NVM，更具體地說涉及編程分柵位單元（split gate bitcell）。

背景技術

分柵非易失性存儲器（NVM）例如包括分柵閃存裝置，提供了優于堆疊柵裝置的優勢。分柵閃存單元表現出了未被選擇但是在選擇的行上或在選擇的列上的存儲單元的減少的編程干擾。通常，不管對選擇的單元執行的操作如何，選擇的行上或選擇的列上的單元最可能表現出干擾效應。雖然分柵閃存單元已大幅減少了在選擇的行上或在選擇的列上的單元的編程干擾問題，未被選擇的行/未被選擇的列的單元上的擦除位的編程干擾是是主要干擾機制。這些單元在分柵設計中易受影響的原因之一是應用于未被選擇的單元的特定應力比應用于被選擇的行/未被選擇的列上或未被選擇的行/被選擇的列上的單元的應力適用于更多的周期。

附圖說明

本發明通過舉例的方式說明并沒有被附圖所限制，在附圖中類似的參考符號表示相似的元素。附圖中的元素說明是為了簡便以及清晰，不一定按比例繪制。

圖1根據本發明的一個實施例，以方框圖的形式說明了有存儲陣列的存儲系統。

圖2根據本發明的一個實施例，以示意圖的形式更詳細地說明了圖1的存儲陣列的一部分。

圖3以表格的形式說明了在編程存儲系統期間應用于圖1的陣列的各個位單元的示例編程電壓。

圖4根據本發明的一個實施例，說明了圖1的存儲陣列的位單元的分柵裝置的截面圖。

具體實施方式

在編成分柵NVM中的選擇的分柵存儲單元期間，未被選擇的擦除位的應用偏差可能導致一個或多個未被選擇的擦除位在非有意地被編程。編程干擾通常是由帶帶（band toband）載流子生成以及源極到漏極泄漏電流引起的，其中泄漏可能導致電子在非有意地被注入分柵NVM的未被選擇的擦除位。隨著技術的進步和分柵存儲單元的選擇柵氧化物厚度的減小，帶帶載流子生成變為更占主導地位的編程干擾源。因此，在一個實施例中，為了減少編程干擾，應用于存儲器的未被選擇的行上的存儲單元的選擇柵極（例如，字線）的偏置電壓被設置為特定選擇柵極偏置電壓，從而減少了帶帶載流子生成。在一個實施例中，該選擇柵極偏置電壓是大于在讀操作期間應用于取消選擇的分柵存儲單元的選擇柵極的電壓的電壓。在編程期間應用于未被選擇的行上的存儲單元的選擇柵極偏置電壓減小了這些分柵存儲單元的間隙區域內的頻帶偏移（band bending）。所述頻帶偏移的減小是由于選擇柵極和控制柵極之間以及選擇柵極和源極之間的電勢差的減小。減小頻帶偏移就減小了在間隙區域中生成的電子/空穴對，從而減小了未被選擇的行上的存儲單元內的電子注入。以這種方式，編程干擾可能會減少。