[發明專利]一種使用電壓結合的Doherty差分功放

有效

• 申請號: 201410029913.6
• 申請日: 2014-01-22
• 公開（公告）號: CN104796089B
• 公開（公告）日: 2018-01-16
• 發明（設計）人: 金博識;葉曉斌;肖郡;胡海星;魏述然
• 申請（專利權）人: 銳迪科微電子科技（上海）有限公司
• 主分類號: H03F1/07
• 分類號: H03F1/07;H03F3/45;H03F3/20
• 代理公司: 上海浦一知識產權代理有限公司31211
• 代理人: 殷曉雪

技術領域

本申請涉及一種射頻功放（功率放大器）。

背景技術

第三代和第四代移動通信標準普遍采用OFDM（正交頻分復用）、QAM（正交幅度調制）等調制方式，其具有傳輸數據量大、抗多徑衰落能力強等優點。但是對于射頻前端的發射模塊，尤其是射頻功放的設計提出了更高的設計要求。其較高的峰均比要求射頻功放工作在較高的回退功率點。例如，對于LTE系統，其調制信號的峰均比通常在6～10dB，因此要求射頻功放的大部分時間工作在比飽和功率點低6～10dB的回退功率點，而一般的射頻功放在回退功率點的效率很低。

Doherty功放可以很好地解決回退功率點的效率較低的問題。請參閱圖1，這是Doherty功放的基本原理圖。Doherty功放在其輸入端和輸出端之間并聯有主功放（也稱載波功放）和輔助功放（也稱峰值功放）。在主功放和輸出端之間還連接有λ/4傳輸線，用于進行阻抗變換。在輸入端和輔助功放之間也連接有λ/4傳輸線，用于使輔助功放支路與主功放支路的時延和相位保持一致。其中主功放通常工作在A類或AB類，輔助功放則工作在B類或C類，兩路功放并聯后再連接負載，即兩路功放以電流相加的方式實現功率結合。在整個輸入信號的功率范圍內主功放一直工作，而輔助功放只有在主功放達到飽和后才開始工作。當輔助功放開始工作時，其輸出的電流會改變主功放的輸出端的等效阻抗匹配，即發生有源負載牽引（active load pull）。這種特性會使主功放在保持飽和的狀態下能夠給負載輸出更多的電流，從而使Doherty功放的整體效率保持較高，線性度不會惡化，直至輔助功放達到飽和。

請參閱圖2，其中虛線表示一般AB類功放的效率與輸出功率的關系，實線表示Doherty功放的效率與輸出功率的關系。0dB處表示一般AB類功放和Doherty功放的最大輸出功率即飽和功率點。一般AB類功放的效率與輸出功率之間呈現線性關系。而Doherty功放在0dB處達到最大效率值（即峰值效率），此時主功放和輔助功放都是最大輸出功率。從0dB回退6dB，Doherty功放在-6dB處（即回退功率點）也達到最大效率值，此時主功放為最大輸出功率，輔助功放不工作。因此，Doherty功放特別適用于主要工作于回退功率點的情況。

由于CMOS工藝的低廉價格和良好性能，在實現高度集成的射頻收發模塊時受到越來越高的重視，目前已經可以取代除功放和開關之外所有的射頻器件。對于功放設計來說，由于CMOS晶體管較低的擊穿電壓和較低的增益，為了取得高功率輸出，不能采用單端結構，而必須采用差分結構。請參閱圖3，差分結構的功放至少由兩個功放單元組成一個差分功放對，這兩個功放單元的輸入為等幅且相位差為180°的射頻信號，輸出為等幅且相位差為180°的電壓信號。一個或多個差分功放對通過電感耦合并串聯，以電壓結合的方式實現功率結合，從而降低了每一個功放單元（通常為CMOS晶體管）的電壓擺幅的壓力；并且差分功放對的虛擬接地點還消除了源級電感造成的增益較低的問題。

為了提高回退功率點的效率，使用Doherty功放是最佳選擇。為了采用CMOS工藝制造出高功率輸出的功放，又必須采用差分結構。那么將兩者相結合所形成的Doherty差分功放就兼具兩者優點，然而這種結合存在很大的困難。由于現有的Doherty功放采用電流結合方式，為使輸出阻抗匹配更低，主功放支路和輔助功放支路都采用了λ/4傳輸線。如果改為差分結構，為了實現阻抗匹配，則每一差分支路都要使用λ/4傳輸線，這會占用很大的芯片面積，并且使得電路結構更加復雜。因此目前常用的Doherty功放很難應用于差分結構的CMOS功放中。

發明內容

本申請所要解決的技術問題是提供一種將Doherty功放的原理應用于差分結構的射頻功放，從而實現具有差分結構的CMOS功放設計。

為解決上述技術問題，本申請一種使用電壓結合的Doherty差分功放包括一個功率分配器、多個差分功放對、一個轉換器、一個或多個阻抗變換器；

所述功率分配器將單端信號分為四路等幅、相位依次相差90°的信號；