[發(fā)明專利]連續(xù)時間輸入級

有效

• 申請?zhí)枺?/td>: 201410028848.5
• 申請日: 2014-01-22
• 公開（公告）號: CN103944574B
• 公開（公告）日: 2017-07-11
• 發(fā)明（設計）人: R·S·毛瑞諾;S·拉加塞卡;A·考爾
• 申請（專利權）人: 亞德諾半導體集團
• 主分類號: H03M3/00
• 分類號: H03M3/00
• 代理公司: 中國國際貿(mào)易促進委員會專利商標事務所11038
• 代理人: 金曉

背景

在常規(guī)連續(xù)時間ΣΔ(CTSD)模數(shù)轉換器(ADC)中，反饋DAC中的代碼轉換毛刺(code transition glitch)以及符號間干擾(ISI)可以使準確性嚴重降低。一種使連續(xù)時間ΣΔADC對ISI和DAC毛刺穩(wěn)健的方案已在美國專利號7,095,345中進行描述，所述美國專利以引用的方式整體并入本文。根據(jù)所述方案，用于CTSD ADC的輸入級可在每個時鐘周期的一個時間段內(nèi)將輸入電阻器和反饋DAC與積分器斷開連接。在這段時間期間，可以用新的DAC輸入代碼對DAC進行更新。通過這種方式，來自于DAC的誤差不會傳播到積分器。另外，在這段時間期間將DAC斷開連接可以有效實現(xiàn)歸零DAC，這可減少ISI。然而，通過這種方式將DAC斷開連接也可以大大減少混疊抑制(alias rejection)，混疊抑制是常規(guī)連續(xù)時間ADC的期望特征。

如圖1所例示，常規(guī)連續(xù)時間ΣΔADC100可以包括求和電路110、連續(xù)時間積分器120、積分器130、模數(shù)轉換器(ADC)140以及DAC160。求和電路110可以接受模擬輸入105。求和電路110的輸出端可連接到連續(xù)時間積分器120的輸入端。連續(xù)時間積分器120的輸出端可連接到積分器130的輸入端，所述積分器可以是一個或多個積分器。其它積分器可用于后續(xù)級中，并且這些其它積分器可以是連續(xù)時間積分器，或在混合式實現(xiàn)方案中，可以部分是連續(xù)時間積分器并且部分是開關電容器積分器。積分器130的輸出端可連接到ADC140的輸入端，所述ADC可以是充當量化器的一位或多位ADC。ADC140的輸出形成輸出150，并且還可以輸入到DAC160中。DAC160的輸出端可連接到求和電路110的負輸入端。圖1內(nèi)所例示的方案可能遭受缺點。例如，ΣΔADC100可能遭受由DAC操作中的毛刺所導致的不良線性度并且可能包括ISI，這可能使性能降低。

圖2例示出一種連續(xù)時間積分方案，其與上文所提及的美國專利號7,095,345中所公開的方案類似。具有連續(xù)時間輸入級200的ΣΔ調(diào)制器可以包括DAC205、輸入電阻器217和219、開關225、230和235、電容器245和250以及放大器240。在所例示的方案中，在更新輸入DAC代碼210前，使用開關225和235將DAC205斷開連接。DAC205僅在被更新為新的代碼時才被重新連接。當DAC205斷開連接時，也可以將輸入端斷開連接。這種方案可以提供增大的抖動容差、較小的電容大小(cap size)以及較大的調(diào)諧范圍。這種方案的主要缺陷是抗混疊性降低。

圖3例示出與圖2相關聯(lián)的時序圖300。時序圖300例示出主時鐘(MCLK)310、INT_CLK320、INT_CLKB330以及DAC代碼340。如所例示，當INT_CLK320在時間段T1350期間為高時，INT_CLKB330為低。在時間段T2360期間，可以輸入新的DAC代碼。

如在上文所討論，圖2和圖3內(nèi)所例示的方案可以導致抗混疊性降低。眾所周知，標準連續(xù)時間ΣΔADC在多倍時鐘頻率下抑制信號帶寬的混疊，其中超過70dB的混疊抑制是可能的。將輸入端斷開連接可等效于將其乘以方波，所述方波可以是零或一中的任一個。方波可以處于時鐘頻率并且可以包含其全部諧波。在時域中相乘對應于在頻域中混合。因此，圖2內(nèi)所例示的方案可以在時鐘頻率的全部諧波處降頻轉換信號，從而失去大多數(shù)的連續(xù)時間抗混疊益處。

圖4示出在時鐘頻率下、在兩倍時鐘頻率下以及在三倍時鐘頻率下，圖2上述方案的混疊抑制和其降低。相對于輸入端保持斷開連接的間隔與調(diào)制器時鐘周期的比率d來繪出混疊抑制，例如，參照圖3，所述比率可對應于T2/(T1+T2)。

附圖說明

圖1例示出具有連續(xù)時間輸入級的常規(guī)ΣΔ調(diào)制器。

圖2例示出連續(xù)時間ΣΔ調(diào)制器的輸入積分級。

圖3例示出用于連續(xù)時間ΣΔ調(diào)制器ADC的輸入級的時序圖。

圖4是例示出連續(xù)時間ΣΔ調(diào)制器ADC的抗混疊性降低的圖。

圖5例示出根據(jù)本發(fā)明的實施方案的連續(xù)時間ΣΔ調(diào)制器ADC的輸入級。

圖6例示出用于具有根據(jù)本發(fā)明的實施方案的連續(xù)時間輸入級的ΣΔ調(diào)制器的時序圖。

圖7例示出根據(jù)本發(fā)明的實施方案的連續(xù)時間ΣΔ調(diào)制器ADC的輸入級。

圖8例示出根據(jù)本發(fā)明的實施方案的連續(xù)時間ΣΔ調(diào)制器ADC的輸入級。

圖9例示出用于具有根據(jù)本發(fā)明的實施方案的連續(xù)時間輸入級的ΣΔ調(diào)制器的時序圖。