[發明專利]具有電絕緣壁的芯片堆疊及其形成方法

有效

• 申請號: 201410024948.0
• 申請日: 2014-01-20
• 公開（公告）號: CN103943515B
• 公開（公告）日: 2017-03-01
• 發明（設計）人: E·G·科爾根;羅載雄
• 申請（專利權）人: 國際商業機器公司
• 主分類號: H01L21/50
• 分類號: H01L21/50;H01L21/60;H01L25/16
• 代理公司: 北京市中咨律師事務所11247
• 代理人: 賀月嬌,于靜

技術領域

本發明涉及芯片堆疊，更具體地，涉及在微凸塊（microbump）之間具有電絕緣壁的3D芯片堆疊。

背景技術

在3D芯片堆疊中，諸如集成電路的芯片在三維堆疊中一個層疊在另一個頂上，其中層之間有電互連。該構造具有很多優點，例如，為設計者提供將數量增加的芯片放置在給定二維區域中的能力，其中芯片之間具有增加的電通信量。由于硅芯片之間沒有熱膨脹失配，因此可以使用密度為每平方厘米一萬以上連接的諸如微凸塊的較精細間距（</=100微米）電互連。然而，這種3D芯片堆疊比單獨芯片的平面陣列更難以充分冷卻。

最近，已經觀察到了3D芯片堆疊中芯片之間的微凸塊接合層的熱阻會限制容許功率分布和堆疊高度。此外，在常規倒裝芯片（flip-chip）接合中，微凸塊區域的尺寸被限制為全滿（fully?populated）陣列的總尺寸的給定百分比。該設計規則用于防止給定微凸塊在相鄰襯墊（pad）之間“橋接”。因此，在防止橋接的努力中，經常有必要限制微凸塊陣列中的微凸塊區域的尺寸。

例如，在常規倒裝芯片接合工藝中，可以使用拾取與放置工具來將芯片面向下地放置在襯底上，其中芯片包含約200微米間距的焊球，例如，受控塌陷芯片連接（C4），并且襯底包含匹配的襯墊，然后使該組合經過回流爐以通過使焊料熔化而將芯片與襯底接合。處于熔融狀態的焊料的表面張力用于將芯片與襯底“自對準”，假設焊球放置在適當的襯墊上。為了避免焊料在相鄰襯墊之間“橋接”，或者C4焊球接觸襯底上的多個襯墊，焊球直徑通常不超過焊料襯墊之間的間距的一半。對于方形陣列，這意味著焊料面積被限制為總接合面積的約20%。

由于（一個或多個）微凸塊接合層的熱阻，這些限制常常導致3D芯片堆疊中容許功率分布和堆疊高度的極限。

發明內容

根據本發明的一個實施例，提供了一種芯片堆疊，其包括：兩個以上芯片；焊點（solder?joint），其操作性地（operably）被設置在所述兩個以上芯片中的相鄰芯片之間，所述焊點占據所述芯片堆疊的約30%以上的面積；以及絕緣壁，其被設置在所述兩個以上芯片中的至少一個上以使所述焊點與鄰近的焊點分隔開。

根據另一個實施例，提供了一種芯片堆疊元件。所述芯片堆疊元件包括：襯底，其具有兩個主表面；焊料襯墊，其沿著所述主表面中的一個主表面的平面排列；以及壁，其由設置在所述焊料襯墊中的相鄰焊料襯墊之間的電絕緣材料形成。

根據另一個實施例，提供了一種形成芯片堆疊的系統，其包括：芯片堆疊元件，該芯片堆疊元件包括具有兩個主表面的襯底、沿著所述主表面中的一個主表面的平面排列的焊料襯墊、以及由設置在所述焊料襯墊中的相鄰焊料襯墊之間的電絕緣材料形成的壁；以及鄰近的（adjacent）芯片堆疊元件。所述鄰近的芯片堆疊元件包括具有兩個主表面的襯底以及沿著所述主表面中的一個主表面的平面排列的微凸塊，所述鄰近的芯片堆疊元件是相對于所述芯片堆疊元件可設置的（disposable），使得所述微凸塊的焊點材料與所述芯片堆疊元件的所述焊料襯墊對準。

根據另一個實施例，提供了一種形成芯片堆疊的方法，該方法包括：使焊料襯墊沿著襯底的主表面的平面排列；以及在所述焊料襯墊中的相鄰焊料襯墊之間形成電絕緣材料壁。

根據又一個實施例，提供了一種形成芯片堆疊的方法，其包括：將芯片堆疊元件形成為包括具有兩個主表面的襯底、沿著所述主表面中的一個主表面的平面排列的焊料襯墊、以及由被設置在所述焊料襯墊中的相鄰焊料襯墊之間的電絕緣材料形成的壁；將鄰近的芯片堆疊元件形成為包括具有兩個主表面的襯底、沿著所述主表面中的一個主表面的平面排列的導電籽層（seed?layer）襯墊、被設置在所述導電籽層襯墊的頂面上的金屬柱、以及被設置在所述金屬柱上的凸塊下冶金（underbump?metallurgy）和焊點材料；以及相對于所述芯片堆疊元件設置（dispose）所述鄰近的芯片堆疊元件，使得所述焊點材料與所述芯片堆疊元件的焊料襯墊對準。

通過本發明的技術實現另外的特征和優點。本文中詳細描述了本發明的其它實施例和方面，所述其他實施例和方面被認為是要求保護的發明的一部分。為了更好地理解本發明的優點和特征，參考說明書和附圖。

附圖說明

在說明書的結尾處的權利要求中特別指出并且清楚地要求保護被認為是本發明的主題。從以下結合附圖進行的詳細描述，本發明的前述及其它特征和優點是顯而易見的，在附圖中：

圖1是示例出根據實施例的芯片堆疊元件形成方法的示意性流程圖；