[發明專利]一種雙端口存儲器的讀寫控制電路

有效

• 申請號: 201410024773.3
• 申請日: 2014-01-20
• 公開（公告）號: CN103730149A
• 公開（公告）日: 2014-04-16
• 發明（設計）人: 秋小強;楊海鋼
• 申請（專利權）人: 中國科學院電子學研究所
• 主分類號: G11C7/22
• 分類號: G11C7/22
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 宋焰琴

技術領域

本發明涉及集成電路存儲器設計領域，特別是一種雙端口存儲器的讀寫控制電路。

背景技術

隨著半導體制造工藝和集成電路設計能力的不斷進步，人們已經能夠把包括微處理器、存儲器、模擬電路、接口邏輯甚至射頻電路集成到一個芯片上，這就是系統級芯片(System-on-Chip，SoC)。隨著數據吞吐量不斷上升以及系統低功耗要求，系統級芯片對存儲器的需求越來越大，在從DVD、播放機、移動電話到第二代居民身份證等的一系列應用中，設計者被要求集成更多數量和更大容量的片上存儲器陣列，以滿足各種數據和代碼的存儲需要。

高速數據采集與處理系統對大量快速擁入的多變量數據的處理能力以及對系統實時性有較高的要求。由于單個處理器處理能力有限，往往采用多個處理器以并行工作方式采集、處理信息。即采用多機系統可以減輕主機的負擔，且使任務得以分配，提高整個系統的并行處理和實時處理能力。在多處理器系統中，多個處理器間如何進行數據共享與數據交換是設計的關鍵。單向讀寫的存儲器無法供多個處理器共同處理，而雙端口存儲器(即雙口RAM)是實現多處理器間快速數據交換的強有力的工具。

雙端口存儲器作為一種性能優越的快速通信器件，它適用在多處理器的高速數字系統中。雙端口RAM其優點是：提供了兩路完全獨立的端口，每端都有完整的地址、數據和控制總線，允許兩個處理器對雙端口存儲器的同一單元進行同時存取；具有兩套完全獨立的中斷邏輯來實現兩個處理器之間的握手控制信號；具有兩套獨立的“忙”邏輯，保證兩個CPU同時對同一單元進行讀/寫操作的正確性。對于單個處理器而言，雙端口RAM同普通RAM沒有什么明顯區別。

當多個處理器對同一地址在同一時刻進行訪問時，才會出現讀寫沖突現象。對于相同地址數據競爭情況的解決，雙端口存儲器提供的傳統硬件工作方式為：雙端口存儲器具有解決兩個處理器同時訪問同一個地址單元的硬件仲裁邏輯。在雙口存儲器的兩套控制線中，各有一BUSY引腳，當一端的處理器對該存儲器的某地址進行訪問時，雙端口存儲器會將這一端的BUSY引腳置位高電平，并將另一端的BUSY引腳置位低電平；若當另一端的CPU也要對雙口RAM進行讀寫操作時，它會檢測自己端的BUSY信號，如果為低則不能訪問，而要等待一個時鐘周期再檢測BUSY信號，直到為高電平時才進行存儲操作，這樣避免了兩個處理器同時競爭資源而引發錯誤的可能，這種方法的缺點首先在于當讀寫沖突發生時，需要等待一個時鐘周期才能對BUSY信號為低的數據端進行讀寫(參見“朱榮，雙端口共享存儲器(即雙端口RAM)及其實際應用，甘肅科技，第19卷第3期，2003.3，21-23”)。

由于雙端口存儲器的兩個端口同時對同一地址進行讀寫操作時會引起讀寫沖突，寫入的數據會覆蓋掉存儲器中的原有數據，從而造成讀出數據的丟失或者，當讀寫沖突發生時為避免讀出數據的丟失，讀數據端口從存儲器中讀出數據，而寫數據端口則將數據暫時存入附加的寄存器中，待下一個時鐘周期再寫入存儲器。同時，在等待的時鐘周期里，為防止寫入據端的數據丟失，則需要對其數據和地址進行緩存，必然需要消耗邏輯資源(參見“蔡剛等，嵌入式可編程存儲器設計中的“選擇性寄存”方法，電子與信息學報，第31卷第11期，2009.11,2762-2766”、“楊金林等，可重構存儲器無地址沖突的訪問機理及“比特標識”方法研究，電子與信息學報，第33卷第3期，2011.3,723-728”、“張衛新等，一種新穎的雙端口數據高速緩沖存儲器，微電子學，第33卷第6期，2003.12,537-540”)。

發明內容

本發明要解決的問題是：針對現有技術存在的問題，本發明提供了一種結構簡單、可在半時鐘周期內解決雙端口存儲器讀寫沖突的讀寫控制邏輯電路，且不需要額外的緩存資源。

本發明公開了一種雙端口存儲器的讀寫控制電路，其包括：

可控延時模塊，其將時鐘信號進行不同的延時，輸出兩路延時信號；

字線產生模塊，其根據所述可控延時模塊輸出的兩路延時信號輸出正常字線開啟信號和延遲字線開啟信號；

讀寫使能判斷模塊，其根據雙端口存儲器的兩端口讀寫使能信號和讀寫地址進行讀寫沖突判斷；

讀寫使能產生模塊，其在所述讀寫沖突判斷模塊確定兩端口存在寫沖突時，將兩端口的寫使能信號轉化為讀使能信號；

字線選擇模塊，其在兩端口分別向同一個地址進行讀、寫操作時，輸出選擇延時字線開啟信號的字線選擇信號；

多路選擇器，其根據所述字線選擇信號選擇輸出正常字線開啟信號或延遲字線開啟信號；