[發明專利]一種1-D/2-D混合架構FFT處理器

有效

• 申請號: 201410023273.8
• 申請日: 2014-01-17
• 公開（公告）號: CN103699517A
• 公開（公告）日: 2014-04-02
• 發明（設計）人: 張多利;黃路;杜高明;宋宇鯤;賈靖華
• 申請（專利權）人: 合肥工業大學
• 主分類號: G06F17/14
• 分類號: G06F17/14
• 代理公司: 安徽省合肥新安專利代理有限責任公司 34101
• 代理人: 何梅生

1.一種1-D/2-D混合架構FFT處理器，其特征在于：所述處理器包括控制器、存儲系統、數據交換網絡、數據傳輸單元及FFT運算單元；

所述控制器用于控制數據傳輸單元和FFT運算單元；

所述存儲系統包括2組4*2K片上數據存儲器和3組4*32臨時儲存器，2組4*2K片上數據存儲器和3組4*32臨時儲存器采用簡單雙口RAM；所述數據交換網絡包括內存儲控制單元、外存儲控制單元及多路選擇器；

所述內存儲控制單元用于對2組4*2K片上數據存儲器和3組4*32臨時儲存器進行地址分配和管理，并為FFT運算單元和數據傳輸單元訪問5組數據存儲器提供統一接口；

所述外存儲控制單元為數據傳輸單元訪問2組4*2K片上數據存儲器提供統一接口；

所述多路選擇器用于選擇內存儲控制單元或外存儲控制單元進行訪問2組4*2K片上數據存儲器；

所述數據傳輸單元用于完成2組4*2K片上數據存儲器和3組4*32臨時儲存器之間的數據傳輸，實現實時行或列數據搬運，為FFT運算單元提供將要進行的行或列FFT運算操作數，并把FFT運算單元計算結果傳回2組4*2K片上數據存儲器中；

所述FFT運算單元用于實現數據的FFT或IFFT運算。

2.根據權利要求1所述的1-D/2-D混合架構FFT處理器，其特征在于：所述處理器采用基-2算法和固定尋址結構；所述處理器采用簡單雙口RAM預讀操作隱藏蝶形單元流水延時和訪存延時，采用3組4*32臨時儲存器進行乒乓操作來隱藏數據搬運的時間消耗；所述處理器采用旋轉因子壓縮算法壓縮外部旋轉因子ROM存儲資源。

3.根據權利要求1所述的1-D/2-D混合架構FFT處理器，其特征在于：所述處理器集成一維和二維混合FFT處理模式，在進行32點到8K點的任意2ⁿ點32位單精度浮點數的FFT或IFFT運算時采用一維FFT運算模式，在進行16K點32位單精度浮點數的FFT或IFFT運算時采用二維FFT運算模式。

4.根據權利要求1所述的1-D/2-D混合架構FFT處理器，其特征在于：

所述處理器按如下一維FFT運算模式進行32點到8K點的任意2ⁿ點32位單精度浮點數的FFT或IFFT運算：2組4*2K片上數據存儲器進行乒乓操作，通過控制器依次配置為操作數存儲器組和運算結果存儲器組，FFT運算單元通過內存儲控制單元和多路選擇器同時訪問操作數存儲器組和運算結果存儲器組，每個時鐘周期從操作數存儲器組并行讀取4個操作數進行FFT或IFFT運算，同時產生4個中間運算結果寫入運算結果存儲器組；FFT運算完一級，2組4*2K片上數據存儲器進行一次乒乓操作，操作數存儲器組和運算結果存儲器組相互切換；經過n級乒乓操作獲得最終結果數據；

所述處理器按如下二維FFT運算模式進行16K點32位單精度浮點數的FFT或IFFT運算：兩組4*2K片上數據存儲器作為16K緩存，組成128*128的矩陣；3組4*32臨時儲存器進行內外乒乓操作，通過控制器依次配置為操作數存儲器組、運算結果存儲器組及數據傳輸存儲器組；

所述數據傳輸單元通過外存儲控制單元及多路選擇器，每個時鐘周期并行讀取16K緩存矩陣第一列或行2個原始數據，再通過內存儲控制單元寫入數據傳輸存儲器組，完成第一列或行128個數據傳輸；

第一列或行數據傳輸完成后，操作數存儲器組、運算結果存儲器組及數據傳輸存儲器組進行一次外乒乓操作，將數據傳輸存儲器組變為操作數存儲器組，將操作數存儲器組變為運算結果存儲器組，將運算結果存儲器組變為數據傳輸存儲器組；數據傳輸單元讀取第二列或行原始數據，并寫入數據傳輸存儲器組，在數據傳輸的同時，FFT運算單元每個時鐘周期從操作數存儲器組并行讀取4個操作數，產生4個結果數據寫進運算結果存儲器組；操作數存儲器組與運算結果存儲器組進行內乒乓操作完成第一列或行FFT或IFFT運算；

在上一列或行FFT或IFFT運算完成時，3組4*32臨時儲存器再進行一次外乒乓操作，相互切換；所述數據傳輸單元通過外存儲控制單元每個時鐘周期并行讀取2個上一列或行FFT運算結果，再通過外存儲控制單元及多路選擇器寫入16K緩存矩陣相應的列或行；然后所述數據傳輸單元通過外存儲控制單元及多路選擇器，每個時鐘周期并行讀取下一列或行2個原始數據，再通過內存儲控制單元寫入數據傳輸存儲器組；在數據傳輸的同時，FFT運算單元對操作數存儲器組與運算結果存儲器組進行內乒乓操作完成本列或行FFT或IFFT運算；下一時刻，操作數存儲器組、運算結果存儲器組及數據傳輸存儲器組進行一次外乒乓操作，直至完成所有一維列或行FFT或IFFT運算；

控制器協調數據傳輸單元和FFT運算單元進行有序工作，依次完成所有組列或行的FFT或IFFT運算，最終完成16K點32位單精度浮點數的FFT或IFFT運算。