[發明專利]用于對準集成電路上的時鐘信號的方法和設備

有效

• 申請號: 201410019327.3
• 申請日: 2014-01-16
• 公開（公告）號: CN103984667B
• 公開（公告）日: 2017-09-12
• 發明（設計）人: J·R·瓊斯
• 申請（專利權）人: 阿爾特拉公司
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 北京紀凱知識產權代理有限公司11245
• 代理人: 趙蓉民

本申請要求2013年1月16日提交的美國專利申請No.13/742,775的優先權，其全部內容通過引用合并于此。

技術領域

本發明涉及對準時鐘信號的方法和設備，更具體地，涉及對準集成電路上的時鐘信號的方法和設備。

背景技術

集成電路器件，諸如現場可編程門陣列(FPGA)、專用集成電路(ASIC)等可以用于實現各種功能。例如，FPGA器件可以被配置為基于不同用戶設計執行各種用戶功能?？梢栽诟鞣N不同系統(例如，通信系統)中使用集成電路器件。

集成電路器件可以包括支持多種協議的多個輸入-輸出元件。作為示例，集成電路器件可以包括高速收發器(發送器和接收器)通道，其可以用于與連接到該器件的其它部件或者電路通信。集成電路器件上的收發器通道通常支持多個不同的輸入-輸出協議。

很多多通路高速串行接口協議(例如，Interlaken,PCI Express,XAUI)可以對具體接口中的任何兩個發送通道之間存在的數據偏斜的量施加要求。為了確保不同通道之間的正確同步，可以使用電路來使偏斜最小化。這種電路可以用于“接合”收發器通道(例如，以減少每對收發器通道之間的偏斜)。

一般地，用于收發器通道接合的常規技術帶來若干限制和折中(例如，對支持的數據率、可被接合的通道的數量、通道的位置等的限制)。為了克服一些限制和折中，集成電路器件通常包括支持多個不同接合方法的電路。然而，包括這些類型的接合電路的需要導致附加的硅面積開銷并且可能增大設計復雜度(即，需要更長的驗證時間)。

發明內容

提供用于動態地最小化高速串行接口中的多個輸入-輸出元件(例如收發器通道)之間的偏斜的電路和技術。本發明的實施方式可以包括將多個收發器通道接合到一起的電路和技術。

應理解的是可以按照多種方式諸如過程、設備、系統或者裝置來實現本發明。下面描述本發明的幾個發明實施方式。

一種對準在集成電路上的多個收發器通道中的時鐘信號的方法，該方法可以包括：基于主時鐘信號的相位調整從時鐘信號的相位以產生中間從時鐘信號?？梢詮闹魇瞻l器通道接收主時鐘通道。隨后，可以基于由從收發器通道產生的中間從時鐘信號的相位調整主時鐘信號的相位?；谶M行的調整獲得總調整值，并且基于所獲得的總調整值可以在從收發器通道進一步調整中間從時鐘信號的相位。經調整的從時鐘信號可以由叢收發器通道產生。

校準集成電路中的時鐘信號的方法可以包括：在不同收發器通道電路接收時鐘信號并且調整接收的時鐘信號。作為示例，具有第一時鐘信號的第一收發器通道電路可以從第二收發器通道電路接收第二時鐘信號。第一收發器通道電路可以包括時鐘產生電路。時鐘產生電路可以基于在所述第一收發器通道電路接收的所述第二時鐘信號的相位調整所述第一時鐘信號的相位。在一個實施方式中，第一收發器通道電路可以進一步包括延遲電路。利用延遲電路基于預定偏置值可以調整第一時鐘信號的相位以對準所述第二收發器通道電路處的所述第二時鐘信號的相位。

集成電路可以包括具有可操作以輸出通道時鐘信號的時鐘電路的收發器通道電路。所述集成電路可以還包括：相位檢測器電路，其可操作以將通道時鐘信號與基準時鐘信號比較以響應于所述通道時鐘信號和所述基準時鐘信號之間的所述比較產生相位輸出信號。所述集成電路還可以包括：延遲電路，其可操作以接收所述通道時鐘信號和所述相位輸出信號以基于所述通道時鐘信號和控制信號產生延遲的通道時鐘信號。

附圖說明

圖1是根據本發明的一個實施方式的示例性的集成電路的框圖。

圖2A示出根據本發明的一個實施方式的以接合的配置而耦合的兩個示例性串行器。

圖2B示出根據本發明的一個實施方式的示例性時鐘產生緩沖電路。

圖3A示出根據本發明的一個實施方式的具有校準電路的示例性的接合的收發器通道電路。

圖3B示出描繪根據本發明的一個實施方式的從時鐘信號和主時鐘信號的不同階段的示例性的波形。

圖4示出根據本發明的一個實施方式的用于在集成電路中校準時鐘信號的示例性步驟。

圖5A示出根據本發明的一個實施方式的具有校準電路的例示性的收發器通道電路。

圖5B示出根據本發明的另一個實施方式的示例性的收發器通道。

圖6A描繪根據本發明的一個實施方式的一起處于“上接合”配置中的兩個示例性收發器通道。