[發(fā)明專利]相位比較電路和數(shù)據(jù)接收單元

在審

• 申請?zhí)枺?/td>: 201410015481.3
• 申請日: 2014-01-14
• 公開（公告）號: CN103944543A
• 公開（公告）日: 2014-07-23
• 發(fā)明（設(shè)計）人: 丸子健一
• 申請（專利權(quán)）人: 索尼公司
• 主分類號: H03K5/22
• 分類號: H03K5/22
• 代理公司: 北京信慧永光知識產(chǎn)權(quán)代理有限責(zé)任公司 11290
• 代理人: 陳桂香;褚海英

1.一種相位比較器，其包括：

第一觸發(fā)器，所述第一觸發(fā)器被設(shè)置用來接收數(shù)據(jù)信號和時鐘信號；

第二觸發(fā)器，所述第二觸發(fā)器被設(shè)置用來接收所述第一觸發(fā)器的輸出信號以及作為所述時鐘信號的邏輯翻轉(zhuǎn)的信號；

延遲電路，所述延遲電路被設(shè)置用來將延遲時間賦予所述數(shù)據(jù)信號，所述延遲時間等于或長于從所述第一觸發(fā)器的時鐘端子到所述第一觸發(fā)器的Q輸出端子的信號延遲時間；

第一異或電路，所述第一異或電路被設(shè)置用來接收所述延遲電路的輸出信號和所述第一觸發(fā)器的輸出信號；和

第二異或電路，所述第二異或電路被設(shè)置用來接收所述第一觸發(fā)器的輸出信號和所述第二觸發(fā)器的輸出信號。

2.根據(jù)權(quán)利要求1所述的相位比較電路，其中，所述延遲電路使所述數(shù)據(jù)信號產(chǎn)生延遲，所述延遲等于或長于所述信號延遲時間和所述第一觸發(fā)器的建立時間之和。

3.根據(jù)權(quán)利要求1或2所述的相位比較電路，所述延遲電路包括第一延遲電路和第二延遲電路，所述第二延遲電路被級聯(lián)至所述第一延遲電路。

4.根據(jù)權(quán)利要求1所述的相位比較電路，

其中，所述第一觸發(fā)器包括

第一D鎖存器，和

第二D鎖存器，且

其中，所述延遲電路包括

第三D鎖存器，所述第三D鎖存器具有與所述第一D鎖存器的電路構(gòu)造相同的電路構(gòu)造，且被設(shè)置用來接收使所述第一D鎖存器保持恒定地處于使能狀態(tài)的邏輯信號，和

第四D鎖存器，所述第四D鎖存器具有與所述第二D鎖存器的電路構(gòu)造相同的電路構(gòu)造，且被設(shè)置用來接收使所述第二D鎖存器保持恒定地處于使能狀態(tài)的邏輯信號。

5.根據(jù)權(quán)利要求4所述的相位比較電路，

其中，所述第三D鎖存器包括

第一傳輸門，所述第一傳輸門被構(gòu)造為恒定地保持在導(dǎo)通狀態(tài)，

第一非電路，所述第一非電路連接至所述第一傳輸門，

第二非電路，所述第二非電路連接至所述第一非電路，和

第三傳輸門，所述第三傳輸門連接至所述第二非門、所述第一傳輸門和所述第一非電路，且所述第三傳輸門被設(shè)置為恒定地保持在非導(dǎo)通狀態(tài)，且

其中，所述第四D鎖存器包括

第二傳輸門，所述第二傳輸門被設(shè)置為恒定地保持在導(dǎo)通狀態(tài)，

第三非電路，所述第三非電路連接至所述第二傳輸門，

第四非電路，所述第四非電路連接至所述第三非電路，

第四傳輸門，所述第四傳輸門連接至所述第四非電路、所述第二傳輸門和所述第三非電路，且所述第四傳輸門被構(gòu)造為恒定地保持在非導(dǎo)通狀態(tài)，和

第五非電路，所述第五非電路連接至所述第四非電路、所述第二傳輸門和所述第三非電路。

6.根據(jù)權(quán)利要求4所述的相位比較電路，

其中，所述第三D鎖存器包括：

第一與非電路，所述第一與非電路具有被設(shè)置用來接收所述數(shù)據(jù)信號的第一輸入端子，和被設(shè)置用來恒定地保持為邏輯真的第二輸入端子，

第二與非電路，所述第二與非電路具有連接至所述第一與非電路的輸出端子的第一輸入端子，和被設(shè)置用來恒定地保持為邏輯真的第二輸入端子，

第三與非電路，所述第三與非電路具有連接至所述第一與非電路的輸出端子的第一輸入端子，和

第四與非電路，所述第四與非電路具有連接至所述第二與非電路的輸出端子的第一輸入端子、連接至所述第三與非電路的輸出端子的第二輸入端子和連接至所述第三與非電路的第二輸入端子的輸出端子，并且

其中，所述第四D鎖存器包括：

第五與非電路，所述第五與非電路具有連接至所述第三與非電路的輸出端子的第一輸入端子，和被設(shè)置用來恒定地保持為邏輯真的第二輸入端子，

第六與非電路，所述第六與非電路具有連接至所述第五與非電路的輸出端子的第一輸入端子，和被設(shè)置用來恒定地保持為邏輯真的第二輸入端子，

第七與非電路，所述第七與非電路具有連接至所述第五與非電路的所述輸出端子的第一輸入端子，

第八與非電路，所述第八與非電路具有連接至所述第六與非電路的輸出端子的第一輸入端子、連接至所述第七與非電路的輸出端子的第二輸入端子和連接至所述第七與非電路的第二輸入端子的輸出端子，和

非電路，所述非電路連接至所述第八與非電路的所述輸出端子。