[發明專利]一種CMOS及其制造方法

有效

• 申請號: 201410014442.1
• 申請日: 2014-01-13
• 公開（公告）號: CN104779206B
• 公開（公告）日: 2018-06-15
• 發明（設計）人: 陳金園;黎智;李志廣;李嬌
• 申請（專利權）人: 北大方正集團有限公司;深圳方正微電子有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/768;H01L27/092
• 代理公司: 北京銀龍知識產權代理有限公司 11243
• 代理人: 黃燦;宋林清

本發明公開了一種CMOS及其制造方法，所述CMOS的制造方法包括：提供一襯底，在所述襯底上形成有源區、源極、漏極以及多晶硅柵極層和介質層；在所述介質層上涂布光刻膠層，并對所述光刻膠層進行曝光、顯影，形成連接孔的位置；在所述連接孔的位置利用直口刻蝕工藝刻蝕連接孔；在所述連接孔中沉積金屬層。本發明利用“直口刻蝕”代替現有的“碗口刻蝕+直口刻蝕”兩步刻蝕方式，搭配SOG工藝并使用金屬鎢代替鋁合金作為填充金屬，使得連接孔尺寸可以相對做小而且填充良好，這樣連接孔的偏移量就有更大的冗余度，從而避免因連接孔位置偏移造成的功能失效，確保連接孔特性穩定。

技術領域

本發明屬于半導體器件制造領域，具體為CMOS(Complementary Metal OxideSemiconductor，互補型金屬氧化物半導體)的芯片制造領域。

背景技術

從CMOS產品結構來看，孔(contact)的位置主要分布在AA(Active area：有源區/工作區)區或POLY(多晶硅)線條上。AA區上的孔主要是用于填充金屬作為源、漏端的電極引線；POLY上的孔的作用主要是實現上下各層之間線路的互聯導通。在孔的制作工藝中最常見的不良大致又有兩類，一類是孔本身的尺寸做大或做小引起產品導通性能相關參數的失效，比如孔的接觸電阻等；另一類是孔本身的尺寸與設計規則一致，但孔相對于AA區或POLY條的位置有偏移，這也會造成芯片線路之間導通失效進而影響成品功能。以管芯溝道尺寸0.5um的CMOS產品為例，有試驗可證明當孔相對于AA區或POLY條的位置偏移量大于一定值時產品就會出現功能失效。實際制程中常用overlay偏移量來監控上下圖形層之間的對位偏移情況。

如圖1所示，圖中中間方塊表示當前層圖形2的位置，外方框表示前一層圖形1的位置，具體計算方式X向偏移量Overlay Error X＝(X1-X2)/2；Y向偏移量Overlay Error Y＝(Y1-Y2)/2。X方向偏移量等于左邊間距與右邊間距差值的一半；Y方向偏移量等于下邊間距與上邊間距差值的一半。當兩層圖形對位偏差嚴重到一定程度時產品就會產生失效，因此必須把Overlay值控制在合理的范圍值以內。

所以孔的制作工藝需要滿足以下條件才能保證孔特性良好：1.孔的接觸電阻要小，要保證引線與各電極之間接觸導通良好，需選用合適的金屬材料；2. 孔的側壁要刻蝕平整、孔的深寬比要設計適當以利于金屬淀積并填充滿孔隙； 3.孔相對于AA區或POLY線條的對位要精確，保證孔的導通性能穩定。為了改善孔的特性，長期以來工程師們從設計、材料及工藝等方面做了許多探索研究。

發明內容

為了解決現有CMOS產品結構中的連接孔存在對偏現象，導致產品功能失效的問題。

本發明采用的技術方案是：一種CMOS的制造方法，包括：

提供一襯底，在所述襯底上形成有源區、源極、漏極以及多晶硅柵極層和介質層；

在所述介質層上涂布光刻膠層，并對所述光刻膠層進行曝光、顯影，形成連接孔的位置；

在所述連接孔的位置利用直口刻蝕工藝刻蝕連接孔；

在所述連接孔中沉積金屬層。

本發明還提供了一種CMOS，包括襯底和形成于襯底上的有源區、源極、漏極以及多晶硅柵極層、介質層和金屬層，所述金屬層通過連接孔與有源區的源電極和漏電極相連接，所述連接孔由直口刻蝕工藝刻蝕而形成，所述連接孔中沉積有金屬層。

本發明的有益效果是：本發明與現有工藝的孔層制程相比利用“直口刻蝕”代替現有的“碗口刻蝕+直口刻蝕”兩步刻蝕方式，搭配SOG工藝并使用金屬鎢(W/Tungsten)代替鋁合金(鋁硅銅：AL/SI/CU)作為填充金屬，使得孔尺寸可以相對做小而且填充良好，這樣孔相對于AA區或POLY線條的偏移量就有更大的冗余度，從而避免因孔位置偏移造成的功能失效，確保孔特性穩定。

附圖說明