[發(fā)明專利]與仿真和原型平臺上的分區(qū)的動態(tài)互連

有效

• 申請?zhí)枺?/td>: 201380081271.8
• 申請日: 2013-12-28
• 公開（公告）號: CN105794113B
• 公開（公告）日: 2019-06-25
• 發(fā)明（設計）人: F-W·奧爾布里希;R·普拉特;T·瑪特納;H·韋爾克
• 申請（專利權(quán)）人: 英特爾公司
• 主分類號: H03K19/173
• 分類號: H03K19/173;H03K19/0175
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 王英;劉瑜

在本文中描述了一種動態(tài)互連。所述動態(tài)互連包括發(fā)送模塊、接收模塊、以及復用器。在傳輸信道的分組中檢測到信號改變，并且響應于該信號改變，復用器的輸出被切換至發(fā)生改變的信道。

技術(shù)領(lǐng)域

概括而言，本申請涉及時分數(shù)據(jù)復用和傳輸。更加具體而言，本技術(shù)涉及與頻率感知能力的動態(tài)互連。

背景技術(shù)

現(xiàn)場可編程門陣列(FPGA)的容量已經(jīng)極大地增強了，而FPGA的輸入/輸出(I/O)管腳數(shù)一直保持穩(wěn)定。為了準確地實現(xiàn)原型復雜芯片設計，已經(jīng)鏈接了幾個FPGA以對芯片設計進行仿真。使用FPGA來對芯片設計進行仿真使得設計者能夠確保芯片設計的功能如所預期的那樣。使用單個FPGA是所期望的，然而單個FPGA可能沒有足夠的I/O管腳來對設計進行仿真。相比之下，使用幾個FPGA可能導致不理想的原型的速度。

附圖說明

圖1是使用四個傳輸信道的包括發(fā)送模塊和接收模塊的動態(tài)互連的示圖。

圖2示出了針對信號改變檢測以及對傳輸順序進行改變的時序。

圖3是具有在第一分區(qū)和第二分區(qū)上運行的信道的應用的框圖。

圖4是示出了針對運行時的動態(tài)復用方案的方法的處理流程圖。

圖5是示出了針對頻率感知的動態(tài)復用方案的方法的處理流程圖。

圖6是根據(jù)所描繪的發(fā)明的片上系統(tǒng)(SOC)設計的實施例。

在本公開和附圖中通篇所使用的相同標號指的是相同的組件和特征。100系列中的標號是指最初在圖1中所發(fā)現(xiàn)的特征；200系列中的標號是指最初在圖2中所發(fā)現(xiàn)的特征；以此類推。

具體實施方式

經(jīng)過最近幾年，F(xiàn)PGA的容量已經(jīng)極大地增強了，而I/O管腳數(shù)一直保持穩(wěn)定。對于基于FPGA的仿真或原型平臺而言，容量與I/O管腳的數(shù)量之間增加的差距變得越來越關(guān)鍵。缺少I/O管腳可能引起被分區(qū)成多個FPGA的設計的數(shù)據(jù)傳輸中的瓶頸。

在本文中所描述的實施例針對與仿真和原型平臺上的分區(qū)的動態(tài)互連。在一些情況下，通過使用運行時的動態(tài)復用方案，運行時時分復用(TDM)方案將使得兩個設備之間的信號更加有效地傳輸。所述設備可以是FPGA。通過運行時方案，通過將傳輸信號分組為并列的比較單元，并且將高傳輸優(yōu)先級分配至其中信號值已經(jīng)改變的分組來優(yōu)化針對時分復用數(shù)據(jù)連接所需要的傳輸時間。發(fā)送者可以將信號改變標記至接收芯片，并且在改變信號被去斷言(de-asserted)之后，接收芯片可以繼續(xù)其正常的操作。此外，接收芯片不對未改變的信號的接收進行等待。

本發(fā)明還考慮使用不同的信號分組的切換特性，并且針對每個分組而選擇不同的互連實現(xiàn)以更好地利用硬件平臺的可用的物理鏈路。如在本文中所使用的，切換特性指的是信號改變的頻率。此外，如在本文中所使用的，互連實現(xiàn)可以包括但不限于不同的TDM以及不同數(shù)量的所需要的物理鏈路。

在實施例中，當對所需要的TDM方案進行計算時，可以使用信號的切換頻率。在相同的應用頻率上運行的信號可以被分組，并且可以使用所需要的頻率和所需要的互連寬度的知識來對針對每個單獨的分組而言最適合的物理鏈路的數(shù)量進行計算。每個分組使用可用的全部數(shù)量的鏈路的一部分。

圖1是使用4個傳輸信道的包括發(fā)送模塊102和接收模塊104的動態(tài)互連100的示圖。專用控制模塊106選擇待傳輸?shù)男诺馈Ｔ谠撌纠校筮叺膎個用戶信號108被分到四個信道110A、110B、110C、和110D中。每個信道110A、110B、110C、和110D都處理由控制模塊106所同步的固定的復用方案。