[發明專利]非易失性存儲器中的錯誤校正

有效

• 申請號: 201380079212.7
• 申請日: 2013-09-27
• 公開（公告）號: CN105706059B
• 公開（公告）日: 2019-09-06
• 發明（設計）人: Z·S·關;R·H·莫特瓦尼;K·潘加爾;P·S·丹勒
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F11/10
• 分類號: G06F11/10;G06F12/00
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 李嘯;付曼

描述了存儲器中用于錯誤校正的裝置、系統和方法。在一個實施例中，存儲器控制器包括邏輯以接收對存儲在存儲器中的數據的讀取請求，檢索該數據以及至少一個相關的錯誤校正碼字，其中該數據以及相關的錯誤校正碼字跨存儲器中的多個存儲裝置分布，應用第一錯誤校正例程解碼通過該數據檢索的錯誤校正碼字并響應于錯誤校正碼字中的不可校正的錯誤，對存儲器中的該多個設備應用第二錯誤校正例程。還公開并要求保護其他實施例。

技術領域

本公開一般涉及電子領域。更具體地，本發明的某些實施例一般涉及電子設備的非易失性存儲器中的錯誤校正。

背景技術

很多電子設備包括可使用本地、快速存取的存儲器實現的存儲器系統，該存儲器經常實現為非易失性存儲器，諸如閃速存儲器等。該存儲器可包括多個存儲設備，并且數據可跨該多個存儲設備分布。間歇性地，由于存儲媒介(非易失性存儲器)中的錯誤和/或信號處理中的錯誤，可能發生讀取錯誤。因此，在存儲器中管理錯誤校正的技術可找到實用性，例如，在電子設備的存儲器系統中。

附圖說明

參考附圖提供詳細的描述。不同附圖中使用的相同參考編號表示相似或相同的項。

圖1是根據本文討論的各示例在存儲器中實現錯誤校正的裝置的組件的示意框圖說明。

圖2A-2D和圖4是根據本文討論的多個實施例的存儲器的示意說明。

圖3和圖5是說明根據本文討論的多個實施例的在存儲器中實現錯誤校正的方法中的操作的流程圖。

圖6-圖10是根據本文討論的多個實施例的可適于實現存儲器延遲管理的電子設備的示意框圖說明。

具體實施方式

在接下來的描述中，提出多個特定細節以便提供對多個實施例的徹底理解。然而，可在沒有這些特定細節的情況下實現本發明的多個實施例。在其他情況下，沒有詳細描述公知的方法、步驟、組件和電路以便不使得本發明的特定實施例模糊。進一步地，可使用各種手段執行本發明的實施例的各個方面，諸如集成半導體電路(“硬件”)、組織在一個或多個程序中的計算機可讀指令(“軟件”)，或者一些硬件和軟件的組合。為了本公開的目的，對于“邏輯”的提及將指硬件、軟件或它們的某些組合。

圖1是根據本文討論的各示例的在存儲器中實現錯誤校正的裝置的組件的示意框圖說明。參考圖1，在一些實施例中，中央處理單元(CPU)封裝100可包括耦合至控制集線器120的一個或多個CPU110和本地存儲器130。控制集線器120包括存儲器控制器122和存儲器接口124。

存儲器接口124通過通信總線160耦合至遠程存儲器140。在一些示例中，通信總線160可實現為印刷電路板上的跡線、具有銅線的線纜、光纜、連接插座或者上述實現方式的組合。存儲器140可包括控制器142以及一個或多個存儲裝置150。在多個實施例中，可使用易失性存儲器例如靜態隨機存取存儲器(SRAM)、動態隨機存取存儲器(DRAM)、非易失性存儲器或者不易失性存儲器例如相變存儲器、NAND(閃速)存儲器、鐵電隨機存取存儲器(FeRAM)、基于納米線的非易失性存儲器、結合了憶阻器技術的存儲器、諸如相變存儲器(PCM)的三維(3D)交叉點存儲器、自旋轉移矩存儲器(STT-RAM)或NAND閃速存儲器實現存儲體150的至少一些。通過示例，在一些實施例中，存儲器裝置140可包括耦合至存儲器信道144的一個或多個直接直插存儲器模塊(DIMM)，它提供至控制器142的通信鏈路。存儲器140中的存儲設備150的特定配置并不關鍵。

如上文所述，在一些實施例中，存儲器控制器122中的邏輯實現存儲器140中的錯誤校正。更具體地，在一些實施例中，存儲器控制器122使用已經跨存儲器140的多個存儲設備150分布的錯誤校正碼實現錯誤校正操作。