[發明專利]在橫向外延過生長區域中形成基于無缺陷鰭的器件

有效

• 申請號: 201380076944.0
• 申請日: 2013-06-28
• 公開（公告）號: CN105474370B
• 公開（公告）日: 2019-02-22
• 發明（設計）人: N·戈埃爾;B·楚-昆古;S·達斯谷普塔;N·穆克赫吉;M·V·梅茨;V·H·勒;J·T·卡瓦利羅斯;R·S·喬;R·皮爾拉瑞斯帝
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L21/20
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 張東梅

可通過在溝槽的底部處的襯底表面上外延生長第一層材料來形成電子器件鰭，該溝槽形成于淺溝槽隔離(STI)區域的側壁之間。溝槽高度可以是其寬度的至少1.5倍，以及第一層可填充小于溝槽高度。接著可在溝槽中的第一層上和在STI區域的頂面之上外延生長第二層材料。第二層可具有在溝槽之上和在STI區域的頂面的部分上延伸的第二寬度。然后，可圖案化和蝕刻該第二層以在STI區域的頂面的部分之上且接近溝槽形成電子器件鰭對。該過程可避免由于在層界面中的晶格失配引起的鰭中的結晶缺陷。

背景技術

技術領域

電路器件以及基于鰭電路器件的制造和結構。

相關技術描述

半導體(例如，硅)襯底上的襯底(例如，集成電路(IC))晶體管、電阻、電容等上的電路器件的改進性能通常是在這些器件的設計、制造以及操作期間所考慮的主要因素。例如，在金屬氧化物半導體(MOS)晶體管器件的設計和制造或形成期間，諸如在互補金屬氧化物半導體(CMOS)中使用的那些，通常期望提高N型MOS器件(n-MOS)溝道中電子的運動和提高P型MOS器件(p-MOS)溝道中帶正電的空穴的運動。然而，由于在用于形成MOS的材料的層之間生成的晶格失配和缺陷而使性能和運動減慢。

對于一些COMS實現，在硅上的晶格失配的材料(像III-V材料)外延生長的共同集成(co-integration)是很大挑戰。目前不存在先進的解決方案來將n-和p-MOS材料外延生長共同集成到單個硅襯底上。因此，在當前應用中，由于材料中的大晶格失配，當在硅材料襯底上生長新型材料(III-V，鍺(Ge))時會生成缺陷。

附圖說明

圖1是在襯底的頂面上形成淺溝槽隔離(STI)材料之后的半導體襯底底部的一部分的示意截面圖。

圖2示出了在形成STI區域和在STI區域之間的溝槽之后的圖1的半導體襯底。

圖3示出了在STI區域之間的溝槽中形成外延材料之后的圖1的半導體襯底。

圖4示出了在對形成于溝槽之上和形成于STI區域之上的外延材料進行拋光和圖案化之后的圖1的半導體襯底。

圖5示出了在從形成于STI區域之上的外延材料形成鰭之后的圖1的半導體襯底。

圖6示出了在鰭和溝槽之上形成STI材料的層之后的圖1的半導體襯底。

圖7示出了在對形成于鰭之上的STI層進行拋光之后；和在凹入蝕刻以暴露電子器件鰭之后的圖1的半導體襯底。

圖8是用于形成電子器件鰭對的示例工藝。

圖9是用于形成電子器件鰭對的示例工藝。

圖10示出了根據一個實現的計算設備。

具體實施方式

當在硅材料襯底(例如，單晶硅)上外延生長某些材料(例如，III-V型、或鍺(Ge)材料)時，材料中的大晶格失配可生成缺陷。在一些情況下，可從淺溝槽隔離(STI)區域之間的溝槽中的襯底表面外延生長材料。可圖案化并蝕刻該生長以形成可在其中或其上形成器件的材料的“鰭”。因此，在從該生長圖案化并蝕刻得到鰭之后，在可在其中或其上形成器件的材料的“鰭”中可能存在缺陷。

例如，可通過使溝槽的高度(H)大于溝槽的寬度(W)和長度(L)使得比率H/W>＝1.5和H/L>＝1.5來捕捉缺陷或使缺陷沿著形成溝槽的STI的側壁。該比率可給予最小H/W比率限制，來阻斷形成于溝槽內的緩沖層中的許多缺陷。然而，存在仍保留在溝槽內的其他缺陷，包括源于STI側壁處的堆疊層錯(Stacking faults)。