[發明專利]具有隔離電荷位置的存儲器元件以及制作其的方法

在審

• 申請號: 201380076876.8
• 申請日: 2013-06-25
• 公開（公告）號: CN105409001A
• 公開（公告）日: 2016-03-16
• 發明（設計）人: T·常;C-H·簡;W·M·哈菲斯
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L21/8247
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 姜冰;付曼

技術領域

本發明的實施例在半導體裝置和加工(processing)，以及特別地，具有隔離電荷位置(isolatedchargesite)的存儲器元件和制作具有隔離電荷位置的存儲器元件的方法的領域中。

背景技術

對于過去的幾十年，集成電路中特征的按比例縮小是不斷成長的半導體工業背后的推動力。按比例縮小到越來越小的特征能夠實現在半導體芯片的限制的實體(realestate)上的功能單元增加的密度。例如，縮小晶體管大小允許在芯片上結合增加數量的存儲器或者邏輯裝置，導致具有增加的容量的產品的制作。但是，對于不斷更高容量的推動不是沒有問題的。優化每個裝置性能的需要變得日益重要。此外，關于半導體管芯實體，空間限制的考慮還可以影響效率。

附圖說明

圖1依照現有技術示出具有電隔離電荷俘獲區域(electricallyisolatedcharge-trappinglocation)的常規存儲器元件的截面圖。

圖2依照本發明示出具有物理和電隔離電荷俘獲區域的存儲器元件的截面圖。

圖3A依照本發明的一實施例示出具有物理和電隔離電荷俘獲區域的圖2的且在編程模式(programmode)中操作的存儲器元件的截面圖。

圖3B依照本發明的一實施例示出具有物理和電隔離電荷俘獲區域的圖2的且在讀取模式(readmode)中操作的存儲器元件的截面圖。

圖3C依照本發明的一實施例示出具有物理和電隔離電荷俘獲區域的圖2的且在擦除模式(erasemode)中操作的存儲器元件的截面圖。

圖4A-4D依照本發明示出在制作具有物理和電隔離電荷俘獲區域的存儲器元件的方法中各個操作的截面圖。

圖5A-5D依照本發明示出在制作具有物理和電隔離電荷俘獲區域的存儲器元件的另一種方法中各個操作的截面圖。

圖6依照本發明的一個實現示出計算裝置。

具體實施方式

描述了具有隔離電荷位置的存儲器元件和制作具有隔離電荷位置的存儲器元件的方法。為了提供對本發明實施例的透徹理解，在以下說明中，闡述了多個特定的細節，比如特定的集成和材料體系(regime)。對本領域的技術人員，本發明的實施例沒有這些特定細節而可以被實踐將是顯而易見的。在其它情況中，眾所周知的特征(比如集成電路設計布局)沒有被詳細地描述，以免不必要地使本發明的實施例模糊。此外，要理解，圖中示出的各個實施例是說明性的表示，而不必需按比例繪制。

本文描述的一個或更多實施例指向閃速存儲器元件中用于電荷存儲/俘獲的隔離結構。在一實施例中，本文描述的存儲器元件能夠作為用于芯片上系統(SoC)架構的嵌入式存儲器(例如，作為嵌入式閃速存儲器)而被實現。

一般地，在一實施例中，如本文描述的用于非易失性存儲器元件的隔離電荷俘獲/存儲位置能夠被用于加倍閃速存儲器元件的對應的位密度。另外，本文描述的方法能夠被實現來克服與常規連續電荷俘獲薄膜(例如，氮化物薄膜)相關的按比例縮小限制。與此類連續電荷俘獲層相關的按比例縮小限制可以由局域化的俘獲位置(其典型地已經通過非常短的距離分開)之間的串擾(crosstalk)和泄漏問題而產生。此外，本文描述的實施例能夠能夠實現與高-k和/或金屬-柵加工兼容的制作，連同對于所描述裝置的每一層/結構的材料選擇中的靈活性。

更特定地，本文描述的實施例指向不僅是電隔離的(例如，如在連續氮化物薄膜中)而且還是物理隔離的俘獲/存儲位置的制作。此類物理隔離可以能夠實現單個存儲器元件的兩個位之間串擾的消除或者至少減輕，這對于按比例縮小能夠是有利的。在一個實施例中，通過物理地分開電荷俘獲/存儲位置，每元件兩個位的閃速裝置能夠容易地與高-k和/或金屬-柵過程兼容地制作。

為提供背景，常規的裝置采用連續的氮化物薄膜用于連續的氮化物薄膜中的電荷俘獲。電荷俘獲是局域的，但是兩個俘獲位置不能夠處于緊密接近，而這能夠阻礙進一步的按比例縮小。相反，依照本發明的一實施例，本文描述的物理隔離電荷俘獲/存儲結構能夠與CMOS過程集成，而沒有另外的掩模。本文描述的方法可以進一步能夠實現隧穿、俘獲/存儲和柵材料中的廣泛選擇，其中所得裝置的每一品質因素(figureofmerit)(例如，編程/擦除/讀取電壓、編程/擦除/讀取速度、保持(retention)、持久性)能夠被調整(tailor)。