[發(fā)明專(zhuān)利]FPGA塊具有混合協(xié)議引擎的測(cè)試器

有效

• 申請(qǐng)?zhí)枺?/td>: 201380072144.1
• 申請(qǐng)日: 2013-02-28
• 公開(kāi)（公告）號(hào): CN105144114B
• 公開(kāi)（公告）日: 2019-05-21
• 發(fā)明（設(shè)計(jì)）人: 約翰·費(fèi)迪尼;安德魯·尼米克
• 申請(qǐng)（專(zhuān)利權(quán)）人: 愛(ài)德萬(wàn)測(cè)試公司
• 主分類(lèi)號(hào): G06F11/22
• 分類(lèi)號(hào): G06F11/22;G01R31/3177
• 代理公司: 北京東方億思知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11258
• 代理人: 李曉冬

提出了能夠?qū)Π雽?dǎo)體器件執(zhí)行高速測(cè)試的自動(dòng)測(cè)試設(shè)備。該自動(dòng)測(cè)試設(shè)備包括用于控制測(cè)試程序的系統(tǒng)控制器，其中該系統(tǒng)控制器被耦合至總線(xiàn)。測(cè)試器系統(tǒng)還包括也被耦合至總線(xiàn)的多個(gè)模塊，其中每個(gè)模塊可操作來(lái)測(cè)試多個(gè)DUT。每個(gè)模塊包括耦合至總線(xiàn)的測(cè)試器處理器和通信地耦合至測(cè)試器處理器的多個(gè)可配置塊。每個(gè)可配置塊可操作來(lái)與相關(guān)聯(lián)的DUT進(jìn)行通信，并且還可操作來(lái)被編程有用于向相關(guān)聯(lián)的被測(cè)器件傳輸測(cè)試數(shù)據(jù)和從相關(guān)聯(lián)的被測(cè)器件傳輸測(cè)試數(shù)據(jù)的通信協(xié)議。

技術(shù)領(lǐng)域

本公開(kāi)一般涉及電子器件測(cè)試系統(tǒng)的領(lǐng)域，并且更具體地涉及用于測(cè)試被測(cè)器件(DUT)的電子器件測(cè)試設(shè)備的領(lǐng)域。

背景技術(shù)

自動(dòng)測(cè)試設(shè)備(ATE)可以是對(duì)半導(dǎo)體器件或電子組裝件執(zhí)行測(cè)試的任意測(cè)試組裝件。ATE組裝件可用于實(shí)施快速執(zhí)行測(cè)量并且生成隨后能夠被分析的測(cè)試結(jié)果的自動(dòng)化測(cè)試。ATE組裝件可以是從耦合至儀表的計(jì)算機(jī)系統(tǒng)到復(fù)雜的自動(dòng)化測(cè)試組裝件中的任何組裝件，復(fù)雜的自動(dòng)化測(cè)試組裝件可能包括定制的專(zhuān)用計(jì)算機(jī)控制系統(tǒng)和許多能夠自動(dòng)測(cè)試電子部件和/或半導(dǎo)體晶片(比如，片上系統(tǒng)(SOC)測(cè)試或集成電路測(cè)試)的不同測(cè)試儀器。ATE系統(tǒng)既減少了花在測(cè)試器件上以確保器件按設(shè)計(jì)發(fā)揮功能的時(shí)間量，也作為診斷工具在給定器件到達(dá)消費(fèi)者前確定給定器件內(nèi)故障組件的存在。

圖1是用于測(cè)試某些典型DUT(例如，諸如DRAM之類(lèi)的半導(dǎo)體存儲(chǔ)器件)的傳統(tǒng)自動(dòng)化測(cè)試設(shè)備主體100的示意性框圖。ATE包括具有硬件總線(xiàn)適配器插座110A-110N的ATE主體。針對(duì)特定通信協(xié)議(如PCIe、USB、SAS、SATA等)的硬件總線(xiàn)適配卡110A-110N連接至在A(yíng)TE主體上所提供的硬件總線(xiàn)適配器插座，并且經(jīng)由針對(duì)相應(yīng)協(xié)議的電纜與DUT進(jìn)行接口連接。ATE主體100還包括具有相關(guān)聯(lián)存儲(chǔ)器108的測(cè)試器處理器101，該測(cè)試器處理器控制構(gòu)建于A(yíng)TE主體100內(nèi)的硬件組件并產(chǎn)生通過(guò)硬件總線(xiàn)適配卡與被測(cè)試的DUT通信所需的命令和數(shù)據(jù)。測(cè)試器處理器101經(jīng)由系統(tǒng)總線(xiàn)130與硬件總線(xiàn)適配卡進(jìn)行通信。測(cè)試器處理器可被編程為包括某些功能塊，這些功能塊包括算法模式生成器102和比較器106。可替代地，算法模式生成器102和比較器106可以是被安裝在插入到ATE主體100內(nèi)的擴(kuò)充卡或適配卡上的硬件組件。

ATE主體100測(cè)試DUT 112A-112N的電功能，DUT 112A-112N通過(guò)插入到ATE主體100的硬件總線(xiàn)適配器插座內(nèi)的硬件總線(xiàn)適配器連接到ATE主體100。因此，測(cè)試器處理器101被編程為將運(yùn)行使用對(duì)硬件總線(xiàn)適配器而言唯一的協(xié)議向DUT傳輸需要運(yùn)行的測(cè)試程序。同時(shí)，其它構(gòu)建于A(yíng)TE主體100內(nèi)的硬件組件根據(jù)測(cè)試器處理器101內(nèi)運(yùn)行的測(cè)試程序相互以及與DUT傳輸信號(hào)。

測(cè)試器處理器101所運(yùn)行的測(cè)試程序可以包括功能測(cè)試，該功能測(cè)試包括將由算法模式生成器102產(chǎn)生的輸入信號(hào)寫(xiě)入DUT、從DUT讀取被寫(xiě)入的信號(hào)、和使用比較器106比較輸出和預(yù)期模式。如果輸出與輸入失配，那么測(cè)試器處理器101將該DUT識(shí)別為有缺陷的。例如，如果DUT是諸如DRAM之類(lèi)的存儲(chǔ)器件，那么測(cè)試程序?qū)⒗脤?xiě)入操作將算法模式生成器102所生成的數(shù)據(jù)寫(xiě)入DUT，利用讀取操作從DRAM讀取數(shù)據(jù)并利用比較器106比較預(yù)期的位模式和讀取的模式。

在傳統(tǒng)系統(tǒng)中，測(cè)試器處理器101具有功能邏輯塊以生成用于測(cè)試DUT的命令和測(cè)試模式，比如，算法模式生成器102和比較器106，這些功能邏輯塊被直接以軟件形式編程在處理器。然而，在一些實(shí)例中，某些功能塊(如比較器106)可在現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)上被實(shí)施，現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)是可根據(jù)用戶(hù)需求編程邏輯電路的專(zhuān)用集成電路型半導(dǎo)體器件。

傳統(tǒng)系統(tǒng)中所使用的FPGA依賴(lài)于測(cè)試器處理器101來(lái)向FPGA傳送命令和測(cè)試模式，F(xiàn)PGA又將這些命令和測(cè)試模式中繼至DUT。因?yàn)闇y(cè)試器處理器負(fù)責(zé)生成命令和測(cè)試模式，在給定ATE主體內(nèi)可進(jìn)行測(cè)試的DUT的數(shù)量受測(cè)試器處理器的處理能力限制。在測(cè)試器處理器生成所有的命令和測(cè)試模式的情況下，對(duì)把測(cè)試器處理器連接至各種硬件組件(包括任何FPGA器件和硬件總線(xiàn)適配器插座)的系統(tǒng)總線(xiàn)130的帶寬限制對(duì)可同時(shí)進(jìn)行測(cè)試的DUT的數(shù)量設(shè)置了上限。