[發明專利]具有用于更高性能和能量效率的去耦比特的非易失性多級單元存儲器

有效

• 申請號: 201380072020.3
• 申請日: 2013-01-31
• 公開（公告）號: CN105103235B
• 公開（公告）日: 2020-03-10
• 發明（設計）人: N.穆拉利馬諾哈;H.B.庸;N.P.朱皮
• 申請（專利權）人: 慧與發展有限責任合伙企業
• 主分類號: G11C16/06
• 分類號: G11C16/06;G11C16/26
• 代理公司: 北京市漢坤律師事務所 11602
• 代理人: 陳新;吳麗麗

1.一種非易失性多級單元MLC存儲器設備，包括：

非易失性存儲單元的陣列，每個非易失性存儲單元用于存儲多組比特；

行緩沖器，具有多個緩沖器部，每個緩沖器部用于存儲來自所述存儲單元的一個或多個比特并且具有不同的讀取延遲和能量以及寫入延遲和能量；以及

存儲器控制器，用于發出向存儲單元集中不同比特的寫入請求并指示存儲器合并寫入請求以向所述存儲單元集進行單一寫入，

其中在調度寫入請求時，如果存在合并的機會，所述存儲器控制器能夠主動地將來自上一級高速緩存的臟的塊發送至所述存儲器。

2.根據權利要求1所述的非易失性MLC存儲器設備，其中，第一組比特存儲于第一緩沖器部中，并且第二組比特存儲于第二緩沖器部中，并且其中，來自第一緩沖器部的比特塊與來自第二緩沖器部的比特塊交織以在所述行緩沖器處合并寫入。

3.根據權利要求1所述的非易失性MLC存儲器設備，其中，所述行緩沖器包括多個感測放大器和模數轉換器，每個感測放大器與位線相連。

4.根據權利要求3所述的非易失性MLC存儲器設備，其中，每個模數轉換器與用于保持所述多組比特的多個鎖存器相連。

5.根據權利要求3所述的非易失性MLC存儲器設備，其中，所述讀取延遲取決于所述多個感測放大器感測每個非易失性存儲單元的電阻所用的時間。

6.根據權利要求1所述的非易失性MLC存儲器設備，其中，所述寫入延遲取決于所述非易失性存儲單元的初始狀態和所述非易失性存儲單元的目標狀態。

7.一種用于針對更高的性能和能量效率在非易失性多級單元MLC存儲器中將比特去耦的方法，包括：

將物理地址空間去耦成多組比特，每組具有不同的讀取和寫入延遲；

將所述多組比特的讀取和寫入延遲顯露給存儲器控制器；以及

根據所述多組的讀取和寫入延遲為存儲器請求服務，

在每一次逐出臟的上一級高速緩存數據塊時，在上一級高速緩存中搜索映射到存儲器行的臟的高速緩存塊并且作為向所述非易失性MLC存儲器的寫回投機性地發出這些臟的高速緩存塊。

8.根據權利要求7所述的方法，其中，將物理地址空間去耦成多組比特包括將所述多組比特存儲成行緩沖器的多個緩沖器部。

9.根據權利要求8所述的方法，包括：將第一緩沖器部中的數據塊與第二緩沖器部中的數據塊交織以增加寫入合并的機會。

10.一種計算機系統，包括：

非易失性多級單元MLC存儲器，具有非易失性存儲單元的陣列，每個存儲單元用于存儲最高有效位MSB和最低有效位LSB；

行緩沖器，具有用于存儲來自所述存儲單元的MSB的MSB緩沖器和用于存儲來自所述存儲單元的LSB的LSB緩沖器，其中來自MSB緩沖器的比特塊與來自LSB緩沖器的比特塊交織；以及

存儲器控制器，用于將數據塊寫入非易失性MLC存儲器的行中的單元集，識別向行中的相同單元集的其他寫入請求，并指示所述存儲器合并向存儲器的寫入，

其中在調度寫入請求時，如果存在合并的機會，所述存儲器控制器能夠主動地將來自上一級高速緩存的臟的塊發送至所述存儲器。

11.根據權利要求10所述的計算機系統，其中所述行緩沖器包括多個感測放大器，并且所述存儲器控制器控制所述多個感測放大器來選擇MSB緩沖器或LSB緩沖器來存儲所述數據塊。

12.根據權利要求10所述的計算機系統，其中所述非易失性MLC存儲器包括相變存儲器。