[發(fā)明專利]屏蔽現(xiàn)場(chǎng)可編程門陣列上的協(xié)處理器的功率使用

有效

• 申請(qǐng)?zhí)枺?/td>: 201380071968.7
• 申請(qǐng)日: 2013-01-31
• 公開(kāi)（公告）號(hào): CN104956352B
• 公開(kāi)（公告）日: 2018-04-27
• 發(fā)明（設(shè)計(jì)）人: K·法恩;E·克魯格里克
• 申請(qǐng)（專利權(quán)）人: 英派爾科技開(kāi)發(fā)有限公司
• 主分類號(hào): G06F15/00
• 分類號(hào): G06F15/00
• 代理公司: 北京市鑄成律師事務(wù)所11313
• 代理人: 孟銳

背景技術(shù)

除非本文另有指明，在該部分描述的內(nèi)容不是本申請(qǐng)中權(quán)利要求的現(xiàn)有技術(shù)并且也不會(huì)由于包含在該部分就代表承認(rèn)其為現(xiàn)有技術(shù)。

云計(jì)算通過(guò)對(duì)與(例如)硬件相關(guān)聯(lián)的規(guī)模施加影響可使得極大地減小計(jì)算成本。基于云的數(shù)據(jù)中心可利用虛擬化來(lái)服務(wù)大數(shù)量的用戶。可以給個(gè)人用戶提供虛擬機(jī)(VM)實(shí)例，并且數(shù)據(jù)中心處的單個(gè)服務(wù)器可能夠在其硬件上同時(shí)運(yùn)行來(lái)自不同用戶的多個(gè)VM。

數(shù)據(jù)中心還可以利用硬件加速器以增加效率并減少成本。例如，可使用配置成增加可并行化進(jìn)程的計(jì)算效率并降低其運(yùn)算成本的協(xié)處理器來(lái)編程現(xiàn)場(chǎng)可編程門陣列(FPGA)。一些FPGA可能夠允許多個(gè)協(xié)處理器同時(shí)運(yùn)行，增加了對(duì)于同時(shí)服務(wù)許多用戶的計(jì)算能力。

概述

本公開(kāi)大體描述了用于屏蔽現(xiàn)場(chǎng)可編程門陣列上的協(xié)處理器的功率使用的技術(shù)。

根據(jù)一些實(shí)例，提供了用于屏蔽現(xiàn)場(chǎng)可編程門陣列上的協(xié)處理器的功率使用的方法。方法可包括確定待加載在FPGA上的協(xié)處理器的功率使用、基于所確定的功率使用生成至少一個(gè)壕溝塊電路(moat brick circuit)、將協(xié)處理器加載在FPGA上以及將至少一個(gè)壕溝塊電路加載在FPGA上以使得至少一個(gè)壕溝塊電路物理上鄰近協(xié)處理器并至少部分地屏蔽協(xié)處理器的功率使用。

根據(jù)其他實(shí)例，提供了用于屏蔽現(xiàn)場(chǎng)可編程門陣列上的協(xié)處理器的功率使用的配置控制器。該控制器可包括壕溝生成器模塊(moat builder module)和處理模塊。壕溝生成器模塊可配置成確定待加載在FPGA上的協(xié)處理器的功率使用并基于所確定的功率使用生成至少一個(gè)壕溝塊電路。處理模塊可配置成將協(xié)處理器和至少一個(gè)壕溝塊電路加載在FPGA上以使得至少一個(gè)壕溝塊電路物理上鄰近協(xié)處理器并至少部分地屏蔽協(xié)處理器的功率使用。

根據(jù)進(jìn)一步的實(shí)例，提供了屏蔽協(xié)處理器功率使用的基于云的數(shù)據(jù)中心。該數(shù)據(jù)中心可包括現(xiàn)場(chǎng)可編程門陣列(FPGA)和配置控制器。配置控制器可配置成確定待加載在FPGA上的協(xié)處理器的功率使用、基于所確定的功率使用生成至少一個(gè)壕溝塊電路以及將協(xié)處理器和至少一個(gè)壕溝塊電路加載在FPGA上以使得至少一個(gè)壕溝塊電路物理上鄰近協(xié)處理器并至少部分地屏蔽協(xié)處理器的功率使用。

根據(jù)一些實(shí)例，計(jì)算機(jī)可讀介質(zhì)可存儲(chǔ)用于屏蔽現(xiàn)場(chǎng)可編程門陣列上的協(xié)處理器的功率使用的指令。該指令包括確定待加載在FPGA上的協(xié)處理器的功率使用、基于確定的功率使用生成至少一個(gè)壕溝塊電路、將協(xié)處理器加載在FPGA上以及將至少一個(gè)壕溝塊電路加載在FPGA上以使得至少一個(gè)壕溝塊電路物理上鄰近協(xié)處理器并至少部分地屏蔽協(xié)處理器的功率使用。

前述的概述僅僅是說(shuō)明性的并且不打算以任何方式進(jìn)行限制。除了上述的說(shuō)明性的方面、實(shí)施方式以及特征，通過(guò)參考附圖和下文的詳細(xì)描述，另外的方面、實(shí)施方式和特征將顯而易見(jiàn)。

附圖說(shuō)明

結(jié)合附圖，根據(jù)下文的描述和隨附的權(quán)利要求，本公開(kāi)的前述和其他特征將更加顯而易見(jiàn)。應(yīng)當(dāng)理解，這些附圖僅描述了根據(jù)本公開(kāi)的若干實(shí)施方式，因此不應(yīng)當(dāng)將其視為是本公開(kāi)的范圍的限制，通過(guò)對(duì)附圖的使用，將借助附加的特性和細(xì)節(jié)來(lái)描述本公開(kāi)，其中：

圖1示出了在其中可實(shí)施屏蔽現(xiàn)場(chǎng)可編程門陣列上的協(xié)處理器的功率使用的基于數(shù)據(jù)中心的系統(tǒng)示例；

圖2示出了在其中可以在現(xiàn)場(chǎng)可編程門陣列上實(shí)施協(xié)處理器的基于數(shù)據(jù)中心的系統(tǒng)示例；

圖3A示出了在其中可以屏蔽實(shí)施的協(xié)處理器的功率使用的現(xiàn)場(chǎng)可編程門陣列示例；

圖3B示出了具有功率分布網(wǎng)絡(luò)的現(xiàn)場(chǎng)可編程門陣列示例；

圖4示出了在其中可屏蔽在現(xiàn)場(chǎng)可編程門陣列上實(shí)施的協(xié)處理器的功率使用的基于數(shù)據(jù)中心的系統(tǒng)示例；

圖5示出了用于屏蔽在現(xiàn)場(chǎng)可編程門陣列上實(shí)施的協(xié)處理器的功率使用的組件示例；

圖6示出了用于屏蔽在現(xiàn)場(chǎng)可編程門陣列上實(shí)施的協(xié)處理器的功率使用的過(guò)程示例；

圖7示出了可用于屏蔽在現(xiàn)場(chǎng)可編程門陣列上的協(xié)處理器的功率使用的通用計(jì)算裝置；

圖8示出了用于屏蔽在現(xiàn)場(chǎng)可編程門陣列上的協(xié)處理器的功率使用的方法示例的流程圖，該方法可由如圖7中的計(jì)算裝置的計(jì)算裝置執(zhí)行；以及

圖9示出了計(jì)算機(jī)程序產(chǎn)品示例的塊圖，

所有附圖都根據(jù)本文描述的至少一些實(shí)施方式布置。

具體實(shí)施方式