[發明專利]用于光子及電子結構的半導體襯底及制造方法

有效

• 申請號: 201380068593.9
• 申請日: 2013-11-25
• 公開（公告）號: CN104956482B
• 公開（公告）日: 2019-04-09
• 發明（設計）人: 羅伊·米迪;古爾特杰·桑胡
• 申請（專利權）人: 美光科技公司
• 主分類號: H01L27/146
• 分類號: H01L27/146;G02B6/136
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 路勇

本發明提供一種形成具有適合于集成電子及光子裝置的隔離區域的襯底的方法。使用共同中間掩模及光刻技術來制造界定用于在襯底中蝕刻第一及第二溝槽隔離區域的開口的掩模，其中用于所述第二溝槽隔離區域的所述開口比用于所述第一溝槽隔離區域的所述開口寬。通過所述掩模在所述襯底中蝕刻且用氧化物材料填充所述第一及第二溝槽隔離區域。從所述第二溝槽隔離區域的底部移除所述氧化物材料。將所述第二溝槽隔離區域進一步蝕刻為比所述第一溝槽隔離區域深，且接著用氧化物材料填充所述第二溝槽隔離區域。可在所述襯底上形成且由所述第一溝槽隔離區域電隔離電裝置，且可在所述第二溝槽隔離區域上方形成光子裝置且使所述光子裝置與所述襯底光學上隔離。

技術領域

本文中描述的實施例涉及一種共同半導體襯底及其形成方法，所述襯底及方法使在所述襯底上所制造的電子裝置與光子裝置隔離。

背景技術

當前趨向于在同一半導體襯底上集成光子裝置及電子裝置。絕緣體上硅(SOI)襯底可用作用于此類集成的支撐襯底。然而，與電子裝置的電隔離通常所需要的較薄埋式氧化物(BOX)相比較，光子結構(例如建造在SOI襯底上方的波導)通常在SOI襯底中需要厚BOX以用于光學隔離。舉例來說，為了防止光子波導芯與BOX下方的支撐硅的漸消型耦合，BOX材料必須相對厚，例如，大于1.0μm且常常為2.0μm到3.0μm厚。當BOX材料具有此類厚度時，其抑制到下層硅的熱流動，所述下層硅充當用于電子裝置及光子裝置兩者的熱耗散器。比較起來，當某些電子裝置(例如，高速邏輯電路)與光子裝置集成在同一SOI襯底上時，SOI襯底的BOX應薄得多，例如，在100nm到200nm的范圍內。雖然此類BOX絕緣體為電子裝置提供良好的SOI襯底，但其不足以防止波導芯與SOI襯底的下層支撐硅的光學耦合，這造成不理想的光學信號損失。因此，需要復雜多掩模過程來提供具有合適電及光學隔離的SOI襯底或非SOI襯底，所述電及光學隔離在用于電子裝置及光子裝置的襯底的不同區域中具有不同深度。

此外，雖然SOI襯底常常用于在同一襯底上制造電子裝置及光子裝置，但與非SOI襯底相比較，SOI襯底生產起來是相對昂貴的，且還常常可具有有限供應量。

因此，需要簡化方法來提供具有用于隔離電子裝置及光子裝置的具有不同深度的隔離區域的共同半導體襯底。

附圖說明

圖1為根據本發明的實施例的展示早期制造階段的硅襯底的橫截面圖；

圖2為在圖1所展示的制造階段之后的制造階段時的襯底的橫截面圖；

圖3為在圖2所展示的制造階段之后的制造階段時的襯底的橫截面圖；

圖4為在圖3所展示的制造階段之后的制造階段時的襯底的橫截面圖；

圖5為在圖4所展示的制造階段之后的制造階段時的襯底的橫截面圖；

圖6為在圖5所展示的制造階段之后的制造階段時的襯底的橫截面圖；

圖7為在圖6所展示的制造階段之后的制造階段時的襯底的橫截面圖；及

圖8說明在形成深溝槽時的溝槽的寬度與側壁的寬度之間的關系。

具體實施方式

在以下詳細描述中，參考形成詳細描述的部分且其中作為說明而展示可實踐的特定實施例的隨附圖式。充分詳細地描述這些實施例以使所屬領域的技術人員能夠制造及使用這些實施例，且應理解，可在不脫離本發明的精神及范圍的情況下對所揭示的特定實施例作出結構、邏輯或程序上改變。

本文中描述的實施例提供一種用于形成半導體襯底結構的簡化方法，可在所述半導體襯底結構上形成光子裝置及電子電路，其中淺溝槽電隔離用于電子裝置且深溝槽光學隔離用于光子裝置，例如，波導、檢測器、分接頭、分離器、調制器、解調器及其它光子裝置。