[發明專利]使用虛擬地址到物理地址跨頁緩沖器的推測性尋址

在審

• 申請號: 201380066209.1
• 申請日: 2013-12-20
• 公開（公告）號: CN104871144A
• 公開（公告）日: 2015-08-26
• 發明（設計）人: 蘇雷什·K·文庫馬漢提;屠嘉晉;菲利普·M·瓊斯
• 申請（專利權）人: 高通股份有限公司
• 主分類號: G06F12/10
• 分類號: G06F12/10;G06F9/38
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 宋獻濤

技術領域

本發明大體上涉及用于指令處理的計算機架構。

背景技術

當存取一系列指令(例如，第一指令，接著第二指令)時，處理系統可將指令的虛擬地址轉換成指令的物理地址。所述處理系統可包含使處理器能夠將虛擬地址轉換成物理地址的指令轉換旁視緩沖器(ITLB)。所述處理系統可請求ITLB執行地址轉換操作來將與所述指令相關聯的虛擬地址轉換成物理地址。針對指令轉換的物理地址可用于從指令高速緩存存取指令(例如，提取指令)。所述處理系統可將物理地址發送到指令高速緩存來執行標記陣列操作，以確定所述指令是否存儲在指令高速緩存的數據陣列中。所述指令高速緩存可基于標記陣列操作的結果執行數據陣列操作來檢索指令。

所述處理系統可通過起始標記陣列操作來使用將存取(例如，提取)的下一指令(循序指令)的推測性地址執行指令的尋址。可在完成下一指令的ITLB地址轉換之前執行所述標記陣列操作。所述處理系統可指定存儲用作下一指令的推測性物理地址的先前指令的物理地址(由ITLB提供)的上一物理地址緩沖器。通過使用推測性物理地址針對下一指令執行標記陣列操作，可避開與由ITLB針對下一指令執行的地址轉換操作相關聯的延遲。但是，所述處理系統可由于使用推測性物理地址來存取下一指令而遇到延遲。舉例來說，當第一指令為分支指令，并且第二指令為駐留在與第一指令不同的存儲器頁面處的分支指令的“目標”時，提供到標記陣列的第二指令的推測性地址可無效。作為另一個實例，當第一指令和第二指令在循序存儲器地址處，但當前指令在一個存儲器頁面的上一地址處，并且第二指令在下一存儲器頁面的第一地址處時，第二指令的推測性物理地址(基于當前指令的物理地址)將無效。

由于第二地址的推測性地址無效，處理系統可能必須從ITLB檢索第二指令的有效物理地址。處理系統隨后重播所述指令，其可包含刷新處理系統指令提取管線和通過用第二指令的有效物理地址執行另一個標記陣列操作來重新起始指令提取。執行指令的重播引起處理延遲并消耗處理系統的資源。

發明內容

為縮短指令處理延遲(例如由于指令重播)，處理系統可使用跨頁緩沖器(PCB)執行推測性尋址。所述PCB可用于在特定指令(例如，第一指令)的處理階段(例如，預提取階段)期間執行推測性尋址，以避免將由處理系統處理的下一指令(例如，第二指令)的處理延遲。舉例來說，可預測第二指令在第二指令位于與包含第一指令的存儲器頁面不同的存儲器頁面處時引起指令提取重播。處理系統可能必須由于存取第一存儲器頁面處的第一指令和隨后存取不同于第一存儲器頁面的第二存儲器頁面處的第二指令而跨過存儲器頁面邊界。

PCB的每個條目可對應于特定指令(例如，第一指令)的虛擬地址并且可包含對應于將在特定指令之后處理的下一指令(例如，第二指令)的物理地址(即“目標”物理地址)。目標物理地址可為識別下一指令的位置的有效物理地址。目標物理地址可對應于以下指令：預測所述指令(例如)由于位于與包含特定指令的存儲器頁面不同的存儲器頁面上而引起處理延遲，所述特定指令對應于特定PCB條目。

在特定實施例中，在處理系統使用PCB執行指令的推測性尋址之前，一或多個條目可存儲在PCB內。可預定對應于存儲在PCB中的所述條目中的每一個的目標物理地址引起處理延遲。在一個實例中，一或多個新條目對應于已識別為導致處理系統中的處理延遲的指令的目標物理地址。在另一個實例中，在將PCB中的一條目中的目標物理地址識別為指令的不正確物理地址之后，可在處理系統的操作期間更新所述條目。在此情況下，可用可從指令轉換旁視緩沖器獲得的指令的正確物理地址更新所述條目。