[發明專利]硅上Ⅲ-N半導體結構和技術

有效

• 申請號: 201380058086.7
• 申請日: 2013-06-12
• 公開（公告）號: CN104781917B
• 公開（公告）日: 2018-12-14
• 發明（設計）人: S·達斯古普塔;H·W·田;M·拉多薩夫列維奇;N·慕克吉;R·S·周
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L21/318
• 分類號: H01L21/318;H01L21/3205
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 林金朝;王英

本發明公開了硅上Ⅲ?N半導體集成電路結構和技術。在一些情況下，所述結構包括形成在成核層上的第一半導體層，所述第一半導體層包括位于所述成核層上并且具有多個3?D半導體結構的3?D GaN層、以及位于所述3?D GaN層上的2?D GaN層。所述結構還可以包括形成在所述第一半導體層上或內的第二半導體層，其中，所述第二半導體層包括位于所述2?D GaN層上的AlGaN層以及位于所述AlGaN層上的GaN層。另一種結構包括形成在成核層上的第一半導體層以及形成在所述第一半導體層上或內的第二半導體層，其中，所述第一半導體層包括位于所述成核層上的2?D GaN層，所述第二半導體層包括位于所述2?D GaN層上的ALGaN層和位于所述ALGaN層上的GaN層。

背景技術

在深亞微米工藝節點(例如，32nm及以后)中的集成電路(IC)設計包含若干重大挑戰，并且硅(Si)上氮化鎵(GaN)器件已經面臨特定復雜情況。持續的工藝縮放將趨于加劇這種問題。

附圖說明

圖1A是根據本發明的實施例配置的集成電路(IC)的側截面圖。

圖1B是根據本發明的另一個實施例配置的IC的側截面圖。

圖1C是根據本發明的另一個實施例配置的IC的側截面圖。

圖1D是根據本發明的另一個實施例配置的IC的側截面圖。

圖2A是根據本發明的實施例配置的IC的截面圖。

圖2B是根據本發明的另一個實施例配置的IC的截面圖。

圖3A是根據本發明的實施例配置的IC的截面圖。

圖3B是根據本發明的另一個實施例配置的IC的截面圖。

圖4示出了根據本發明的示例性實施例的計算系統，該計算系統是利用由本文中所公開的缺陷密度和/或裂紋密度減小技術中的一種或多種技術所形成的集成電路結構或器件來實施的。

如將領會的，附圖不一定是按比例繪制的，也不是要將所要求保護的本發明限制為所示具體構造。例如，雖然一些附圖總體上指示直線、直角和平滑表面，但是給定實施例的實際實施方式可以具有不那么完美的直線、直角等，并且鑒于集成電路(IC)制備的真實世界限制，一些特征可以具有表面拓撲結構或者在其它情況下是非平滑表面。簡而言之，附圖僅被提供用于示出示例性結構。在附圖中，各圖中示出的每個相同或近似相同的部件可以用相同的附圖標記表示。出于清楚的目的，可以不在每個附圖中標出每一個部件。本實施例的這些和其它特征將通過結合本文所描述的附圖來閱讀以下具體實施方式而得到更好的理解。

具體實施方式

公開了硅上Ⅲ-N半導體集成電路結構和技術。在一些情況下，結構包括形成在成核層上的第一半導體層，第一半導體層包括位于成核層上并且具有多個三維半導體結構的三維GaN層、以及三維GaN層上的二維GaN層。結構還可以包括形成在第一半導體層上或內的第二半導體層，其中，第二半導體層包括位于二維GaN層上的AlGaN和位于AlGaN層上的GaN層。另一種結構包括：形成在成核層上的第一半導體層，第一半導體層包括位于成核層上的二維GaN層；以及形成在第一半導體層上或內的第二半導體層，其中，第二半導體層包括位于二維GaN層上的ALGaN和位于ALGaN層上的GaN層。可以使用所公開的技術形成的一些示例性結構可以包括但不限于：硅上氮化鎵(Si上GaN)、硅上氮化鋁鎵(Si上AlGaN)、硅上氮化鋁銦(Si上AlInN)等。在一些情況下，使用所公開的技術提供的給定結構可以呈現例如：(1)減小的缺陷密度；(2)減小的表面裂紋密度；和/或(3)提高的表面平滑度(例如，結構的頂層/有源層的表面平滑度)。在一些情況下，可以減小缺陷密度，并且在同時消除表面裂紋時提高或保持表面平滑度。鑒于本公開內容，多種構造和變型將是顯而易見的。

概述