[發明專利]3D NAND堆疊式非易失性存儲器編程至導電狀態

有效

• 申請號: 201380057608.1
• 申請日: 2013-11-01
• 公開（公告）號: CN105144296A
• 公開（公告）日: 2015-12-09
• 發明（設計）人: 安德烈·米赫內亞;西穎·科斯塔;張艷麗
• 申請（專利權）人: 桑迪士克技術有限公司
• 主分類號: G11C11/56
• 分類號: G11C11/56;G11C16/10;H01L27/115;G11C16/04
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 康建峰;韓雪梅

1.一種操作3D堆疊式非易失性存儲器的方法，所述3D堆疊式非易失性存儲器包括：具有水平定向的導電材料的多個字線，所述導電材料與介電材料在堆疊中交替；以及豎直定向的多個NAND串，所述方法包括：

將與所述多個NAND串的NAND串集合關聯的一組非易失性存儲元件擦除至高于零伏特的擦除閾值電壓分布(602)；以及

通過減小所述組中的選中非易失性存儲元件的閾值電壓來對所述選中非易失性存儲元件進行編程，所述編程包括：在與所述NAND串集合中的選中NAND串關聯的溝道內創建編程電壓(604)。

2.根據權利要求1所述的方法，其中，對所述組中的選中非易失性存儲元件進行編程包括：

對與所述選中NAND串關聯的選中字線施加電壓序列；以及

對與所述選中NAND串中的第一選中NAND串關聯的第一位線施加大小隨著所述序列中的之后電壓而增大的電壓，直到在所述第一選中NAND串上的選中非易失性存儲元件中的第一選中非易失性存儲元件被編程為止。

3.根據權利要求2所述的方法，其中，所述序列中的每個電壓低于施加至所述第一位線的電壓。

4.根據權利要求1至3中任一項所述的方法，還包括：

對與所述NAND串集合中的未選中NAND串關聯的未選中位線施加抑制電壓；

對與所述未選中NAND串關聯的漏極選擇柵極施加電壓以將所述抑制電壓傳到所述未選中NAND串的溝道；以及

對與所述未選中NAND串關聯的未選中字線施加電壓以防止對所述未選中NAND串上的非易失性存儲元件進行編程。

5.根據權利要求1所述的方法，其中，通過減小所述選中非易失性存儲元件的閾值電壓來對所述組中的選中非易失性存儲元件進行編程包括：

對與所述選中NAND串關聯的選中位線施加所述編程電壓，同時對所述選中NAND串的選擇柵極施加電壓，以將所述編程電壓傳到所述選中NAND串的溝道；以及

在所述選中NAND串的溝道為所述編程電壓時，對與所述選中NAND串關聯的選中字線施加電壓，以對在所述選中NAND串中的第一選中NAND串上的選中非易失性存儲元件中的第一選中非易失性存儲元件進行編程。

6.根據權利要求5所述的方法，其中，對選中非易失性存儲元件進行編程還包括：

在所述第一選中NAND串的溝道為所述編程電壓時，對與所述第一選中NAND串關聯的未選中字線施加第一電壓，所述第一電壓防止對所述第一選中NAND串上的已被編程的非易失性存儲元件進行編程；以及

在所述第一選中NAND串的溝道為所述編程電壓時，對在所述第一選中NAND串的所述選中字線與所述位線之間的、與所述第一選中NAND串關聯的任何未選中字線施加第二電壓，所述第二電壓使得所述編程電壓能夠傳到所述第一選中非易失性存儲元件的溝道。

7.根據權利要求6所述的方法，其中，所述NAND串集合位于被選中用于編程的第一塊中，所述多個NAND串包括第二塊中的集合，所述第二塊中的每個NAND串包括位于每個NAND串的第一端處的漏極側選擇柵極，所述第二塊中的NAND串的漏極側選擇柵極包括第一晶體管和第二晶體管，所述第一晶體管比所述第二晶體管更靠近與所述NAND串關聯的位線，所述第二塊中的第一NAND串與所述第一塊中的第一選中NAND串共享位線，并且所述方法還包括：

對所述第二塊中的NAND串的漏極側選擇柵極的第一晶體管施加大致等于所述編程電壓的電壓；

對所述第二塊中的NAND串的漏極側選擇柵極的第二晶體管施加抑制電壓；以及

對所述第二塊中的所有字線施加大致所述抑制電壓。