[發明專利]用于有源負電容器電路的方法和裝置

在審

• 申請號: 201380054062.4
• 申請日: 2013-09-02
• 公開（公告）號: CN104718699A
• 公開（公告）日: 2015-06-17
• 發明（設計）人: 岱·戴
• 申請（專利權）人: 張量通訊公司
• 主分類號: H03F3/45
• 分類號: H03F3/45
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 浦彩華;武晨燕

相關申請的交叉引用

本申請對2012年9月3日申請的標題為“用于有源負電容器電路消除比較器的輸入電容的方法和裝置(Method?and?Apparatus?for?an?Active?Negative-Capacitor?Circuit?to?Cancel?the?input?Capacitance?of?Comparators)”的早先美國申請號13/602,216進行了優先權聲明。本申請與2012年9月3日提交的標題為“用于在保持晶體管匹配行為的同時減少ADC比較器的時鐘回彈的方法和裝置(Method?and?Apparatus?for?Reducing?the?Clock?Kick-Back?of?ADC?Comparators?While?Maintaining?Transistor?Matching?Behavior)”的共同提交的美國申請有關，該申請與本申請由同一發明人發明并以其全文通過引用結合在此。

背景技術

聯邦通信委員會(FCC)已經在60GHz頻率范圍內(57GHz至64GHz)分配了帶寬頻譜。無線千兆比特聯盟(WiGig)的目標是將支持高達7Gbps的數據傳輸速率的此頻帶的標準化。在半導體管芯中形成的集成電路在該毫米波波長頻率范圍內提供高頻操作。這些集成電路中的某些在這些設計中利用互補金屬氧化物半導體(CMOS)、硅-鍺(SiGe)或砷化鎵(GaAs)技術來形成晶粒。由于WiGig收發器使用數模轉換器(DAC)，降低的電源影響DAC的性能。

互補金屬氧化物半導體(CMOS)是用于構建集成電路的主要技術。N溝道晶體管和P溝道晶體管(MOS晶體管)用于這種使用細線技術(fine?linetechnology)一致地減小MOS晶體管的溝道長度的技術中。這種技術的電流值中的一部分包括40nm的溝道長度、VDD等于1.2V的電源和層數是8或更多的金屬層。這種技術通常與科技成比例。

CMOS技術給予了設計者在一個管芯上形成非常大的系統級設計(被稱為片上系統(SOC))的能力。SOC是具有包含模擬電路和數字電路的幾百萬個(不然的話幾十億)晶體管的復雜系統。模擬電路純模擬地運行，數字電路純數字地運行，并且這兩種電路類型可以結合起來形成運行于混合信號模式下的電路。

例如，數字電路在其基本形式下僅使用數字邏輯，并且某些示例可以是包括至少一個以下各項的部件：處理器、存儲器、控制邏輯、數字I/O電路、可重配置邏輯和/或被編程為做為硬件仿真器運行的硬件。模擬電路在其基本形式下僅使用模擬電路，并且某些示例可以是包括至少一個以下各項的部件：放大器、振蕩器、混合器、和/或濾波器。混合信號在其基本形式下僅使用數字電路和模擬電路兩者，并且某些示例可以是包括至少一個以下各項的部件：數模轉換器(DAC)、模數轉換器(ADC)、可編程增益放大器(PGA)、電源控制。鎖相環(PLL)、和/或晶體管行為支配過程、電壓和溫度(PVT)。數字邏輯部件與模擬電路部件的組合似乎會表現得像混合信號電路；進而，如本領域有知識的人員所理解的那樣，已經提供的示例不是窮盡性的。

當在ADC中將連續的模擬信號轉化成數字時間信號時，收發器的關鍵設計參數之一出現。快閃ADC使用線性參考電壓源，對該線性參考電壓源進行分接并將其施加于許多并聯比較器的差分輸入之一上。將輸入模擬值施加于同時提供非常快速的比較的全部比較器的另一差分輸入上。若干關鍵問題會在這次轉換中出現，包括：1)這些比較器內和之間的輸入晶體管的匹配；2)從使能這些比較器的時鐘到輸入信號的時鐘回彈；以及3)PGA與ADC和該互連的大電容負載之間的帶寬的減小。

比較器內和之間的晶體管的匹配使用虛擬(dummy)晶體管，這些虛擬晶體管用盡了有價值的半導體區域并由于數據線和時鐘線的增加的導線長度而導致功率耗散的增加。如果沒有維持好晶體管的匹配，問題就變成了失配情況。ADC的帶寬受輸入信號的限制，該輸入信號驅動所有并聯比較器和互連的輸入電容負載。這使得比較器的輸入晶體管的晶體管寬度必需具有上限。這種晶體管寬度可能不充足，并且導致匹配問題變得更加嚴重，增加晶體管的寬度超過此上限有助于克服失配情況但造成ADC的帶寬減小。需要其他的方案來解決失配情況，還允許同時滿足期望帶寬。